CDP1854A ， CDP1854AC
V
DD
） ，而不是被动态地设置和CRL可能是
硬连接到V
DD
。该CDP1854A然后准备
发射器和/或接收器的操作。
发送器操作
用于发射器的时序图参见图10.在
开始一个典型的发射顺序发射机
保持寄存器为空（ THRE高） 。字符是
从发射机总线传送到发射机相应固定
荷兰国际集团注册通过施加一个低脉冲加到变送器
保持寄存器LOAD （ thrL基因）的输入引起THRE到
变为低电平。如果发送移位寄存器为空（ TSRE是
HIGH ）和时钟低，就下高向低转换
在时钟的字被加载到发送移位
注册前加一个起始位。串行数据传输
开始1/2时钟周期后有一个起始位和5-8个数据位
其次是奇偶校验位（如果已编程）和停止位（ S） 。该
THRE输出信号为高电平1/2时钟周期后的
高到低时钟过渡。当THRE变高，
另一个字符可以被装载到发送器保持
寄存器传输开始以起始位直接
ately继前一个字符的最后一个停止位。这
重复过程，直到所有的字符已经和Transmit
特德。当传输完成后， THRE和发射器
移位寄存器空（ TSRE ）都将很高。的格式
串行数据显示在每一个串行输出的图12.时间
放数据位由发射机时钟频率确定
(
f
CLOCK ），并将于16 / f个时钟。
接收器操作
当一个起始位，在检测到接收操作开始
在串行数据（ SDL）的输入。后的检测
高至低的SD线的过渡，一个分频计数器16
启用并有效起始位VERI网络编通过检查一个
低电平输入7-1 / 2接收器时钟周期后。当一个
有效起始位已经VERI网络版，以下数据位，奇偶校验
位（如果已编程）和停止位（ S）被移入
接收移位寄存器的时钟脉冲7-1 / 2的每个位的时间。
如果编程，校验位被选中，而收据
有效的停止位为VERI网络版。对数7-1的科幻RST位停止位/ 2 ，
所接收的数据被加载到接收器保持寄存器
之三。如果字长度小于8位时，零（低输出
电压电平）被装入到未使用的最显着的
位。如果数据可用（ DA ）尚未复位的时间
接收器保持寄存器加载，超限
误差（OE）信号上升。半个时钟周期后，
奇偶校验错误（ PE）和FRAMlNG错误（ FE ）显
的NAL成为有效的字符在接收控股
注册。在DA信号也提出在这个时候。该三
启用态输出驱动器为DA ， OE ， PE和FE
当状态标志断开（ SFD ）低。当
接收器寄存器断开（ RRD ）变为低电平时，
接收总线三态输出驱动器的使能和数据
可在接收器BUS （R BUS 0 - R BUS 7 ）输出
放。施加一个负脉冲的数据可用
RESET （ DAR ）复位DA 。操作的前序
化重复接收到每个串行字符。接收器
时序图如图11所示。
牛逼时钟R时钟
TPA
SCI
DAR
RRD
PI
SBS
WLS1
WLS2
城规会
N0
EF3
DMAI
公共汽车
(8)
EPE
thrL基因
UART
CDP1854A
tSRE
DA
吨车
R母线
明确
MR
模式
V
SS
SDI
SDO
中央处理器
CDP1800
图8. MODE 0连接图
字长选择2 （ WLS2 ） ：
字长选择1 （ WLS1 ） ：
这两个输入中选择的字符长度（不包括
奇偶校验）如下：
WLS2
低
低
高
高
WLS1
低
高
低
高
字长
5位
6位
7位
8位
偶奇偶校验使能（ EPE ） ：
在此输入的高电平电压选择偶校验是
由发射机产生并且由接收机进行检查。一
低电平输入选择奇校验。
发送器时钟（ TCLOCK ） ：
时钟输入的频率的16倍所需的发射机
转移率。
标准模式0的操作说明
（模式输入= V
SS
)
初始化和控制
主复位（ MR）输入脉冲，复位
控制，状态和接收器保持寄存器和设置
在SERlAL数据输出（ SDO）信号高。时机
从时钟输入产生，发送器时钟
（ TCLOCK ）和接收时钟（ RCLOCK ） ，以频率
等于16倍的串行数据比特率。当接收器
数据输入速率和发送数据输出速率是
同样，在TCLOCK和RCLOCK输入可以连接
在一起。控制寄存器加载（ CRL ）输入
脉冲来存储控制输入奇偶封锁（ PI）
偶奇偶校验使能（ EPE ） ，停止位选择（ SBS ） ，
和字长的选择（ WLS1和WLS2 ） 。这些
输入可被硬连线到适当的电压电平（V
SS
or
5-57
