CDP1854A ， CDP1854AC
在每个比特时间。奇偶校验位（如果已编程）被选中
并收到有效的停止位为VERI网络版。对数的7-1 / 2
的网络连接第一个停止位，所接收的数据被加载到
接收器保持寄存器。如果字长度小于8
位，零（低输出电平）被加载到未使用的最
显着的位。如果数据可用（ DA ）一直没有复位
由时间的接收器保持寄存器被加载后，在
溢出错误（ OE ）状态位被置位。一个半钟
期后，奇偶校验错误（ PE）和FRAMlNG
错误（ FE ）状态位变为有效的字符
接收器保持寄存器。此时，在数据
可用状态位也设置和可用数据
（ DA ）和中断（ INT ）的输出变低，信号的
微处理器接收到的字符准备。该
微处理器响应通过执行输入指令。
UART的三态总线驱动器被启用时，
UART被选中（ CS1
CS2
CS3 = 1）和RD / WR =
高。状态可以被读出时RSEL =高。数据被读出
当RSEL = IOW 。当读取数据时，TPB锁存器中的数据
在微处理器和复位数据可用（ DA ）
UART 。前述序列重复为每个串行
这是从外设收到字符。
外设接口
除了输入和输出的串行数据中，提供了四个信号
用于与外围设备进行通信。请求
发送（RTS）输出信号警报外围做好准备
接收数据。发送清除（ CTS ）输入信号
响应，这表明外设已经准备就绪。该
外部状态（ ES ）输入锁存器外设状态
的水平，与周边状态中断（ PSI ）
检测输入状态的边缘（高到低），也产生
一个中断。例如，调制解调器数据载体
DETECT线可以被连接到在PSI的输入
UART以信号通知微处理器
传输，因为在载体上的损失的不合格
通信线路。 PSI和ES位被存储在
状态寄存器（见表2） 。
表4.控制寄存器的位分配
位
信号
比特信号：功能
0
1
2
3
4
5
6
奇偶封锁（ PI ） ：当设置为高奇偶产生和VERI网络阳离子封锁， PE状态位保持低电平。如果奇偶校验
禁止停止位（ S）将紧跟上传输的最后一个数据位，并EPE被忽略。
偶奇偶校验使能（ EPE ）：当设置为高，偶校验是由发射器产生和接收检查。当低，
奇校验选择。
停止位选择（ SBS ） ：见下表。
WORD长度选择1 （ WLS1 ） ：见下表。
WORD长度选择2 （ WLS2 ） ：见下表。
中断使能（LE ） ：当设置为高THRE ， DA ， THRE
TSRE ，CTS和PSI中断（见中断条件，
表1）。
TRANSMlT BREAK （ BREAK ） ：保持低SDO时设置。一旦在控制寄存器中的突破位已被置为高电平， SDO将留
低，直到突破位复位低，出现以下情况之一： CLEAR变低; CTS变高;或一个字被发送。 （本
发送字将是无效的，因为不可能有起始位，如果SDO已经很低。 SDO可以设置高，没有中间
转换通过发送一个字组成的全零的） 。
TRANSMlT请求（ TR ）：当设置为高， RTS被设置为低，并通过发送机的数据传输是由初始THRE发起
中断。 （当从总线负载的控制寄存器，这个（ TR ）位阻止改变其他控制FL IP- FL OPS的） 。
4位
WLS2
0
0
0
0
1
1
1
1
第3位
WLS1
0
0
1
1
0
0
1
1
第2位
SBS
0
1
0
1
0
1
0
1
7
TR
6
休息
5
IE
4
WLS2
3
WLS1
2
SBS
1
EPE
0
PI
7
功能
5位数据位， 1位停止位
5位数据位， 1.5位停止位
6位数据位， 1位停止位
6位数据位， 2个停止位
7位数据位， 1位停止位
7位数据位， 2个停止位
8位数据位， 1位停止位
8位数据位， 2个停止位
5-50
