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XC3000系列现场可编程门阵列
同步启动顺序，并开始运作。
SEE
图22 。
2个CCLK周期完成后，
加载配置数据， I / O引脚使能为用户
配置。作为选择，内部用户逻辑RESET为
之前或之后的I / O引脚释放任意一个时钟周期
变得活跃。类似的时机选择是可编程的，
为DONE / PROG输出信号。 DONE / PROG也
被编程为一个开路漏极或包括一个上拉
电阻器，以适应有线与运算。高在
配置（ HDC ）和在低配置（ LDC ）
两个用户I / O管脚驱动活跃的同时，
FPGA在其初始化，清除或配置状态。他们
和DONE / PROG提供信号的外部控制
逻辑信号，如复位，总线启用或PROM启用
在配置过程中。对于并行主站配置
模式，这些信号提供的PROM的使能控制和
允许数据引脚与用户逻辑信号共享。
用户I / O的输入可以被编程为TTL或
CMOS兼容阈值。在上电时，所有的输入都
TTL阈值，可以改变CMOS阈值的
配置完成后，如果用户已经选择的CMOS
阈值。 PWRDWN的门槛，直接时钟
输入端被固定在一个CMOS电平。
如果晶体振荡器时，它会开始前操作
配置完成，以便有时间稳定
之前它被连接到内部电路。
CON组fi guration数据
配置数据定义功能和内部连接
在一个现场可编程门阵列和灰是从加载
在上电时和再计划之后外部存储显
宇空。自动和控制负载的几种方法
所需要的数据是可用的。逻辑电平适用于
模式选择引脚上的配置时间开始阻止 -
挖掘方法中使用。见表1中的数据可以是
任一比特串行或字节并行，根据不同的组态
配给模式。在不同的FPGA具有不同的尺寸和
数据帧的数目。之间保持兼容性
不同的设备类型，赛灵思产品系列使用的COM
配置兼容的格式。对于XC3020A ，组态
化，需要14779比特为每个装置，配置在197
数据帧。另外40位用于在首部。
SEE
图22 。
各装置的具体的数据格式是
通过显影系统和一个或多个所产生的
这些文件可以被合并，并追加到一个长度
算前言和转化为PROM格式
由开发系统文件。一个兼容性的例外
排除使用一个XC2000系列器件作为中，主机
器的XC3000系列器件，如果他们DONE或复位的
编程发生后，其输出被激活。
平局选项定义的未使用的块的输出电平
设计这些连接到未使用的布线资源。
这可以防止可能产生不确定的杆水平
ASITIC电源电流。如果未使用的块不足以
完成了领带，用户可以指示网，不能随便
后记
最后一帧
7
数据帧
12
24
4
3
3
停止
4
DIN
停止
前言
长度计数
数据
开始
位
开始
位
配置数据包括一个复合的
* 40位的前同步码/长度计数，接着是一个或
更多的串联FPGA方案，由分离
4位同步码。另外一个决赛后置位
被添加的每个从属设备，并将结果舍入
最多一个字节边界。长度计数是二少
比得到的比特数。
所做的断言时间和
终止内部复位的
每一个都可以编程为发生
前的一个周期或I / O的输出后
变得活跃。
粗线表示默认状态
长度计数*
弱上拉
I / O活动
节目
DONE
内部复位
X5988
图22 ：配置和启动的一个或多个FPGA 。
1998年11月9日（版本3.1 ）
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