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R
XC3000系列现场可编程门阵列
配置时机
本节详细介绍了配置模式。
主串行模式
在主串行模式下，铅的FPGA的CCLK输出
驱动赛灵思串行PROM的饲料的DIN输入。每
在CCLK输出的上升沿递增序列
PROM内部地址计数器。这使得下一个数据位
在SPROM数据输出，连接到DIN引脚。该
导致FPGA在接受随后的崛起这个数据
CCLK边缘。
领先的FPGA ，然后介绍了报头数据（以及所有
数据溢出的含铅器件）的DOUT引脚上。那里
是1.5 CCLK周期的内部延迟，这意味着
*
如果回读
激活时，
5 kΩ电阻
需要
系列与M1
在配置
5 kΩ的M2下拉
电阻器克服了
内部上拉，
但它允许m2到
是用户I / O 。
*
+5 V
DOUT上的下降沿CCLK的边缘改变，并且下一个
装置中的菊花链上接受随后数据
上升CCLK边缘。
该SPROM CE输入可以从最不发达国家和驱动
DONE 。用最不发达国家避免了潜在的争用DIN
脚，如果这个引脚配置为用户I / O ，但最不发达国家则是
限制为一个永久地高用户输出。运用
DONE也避免了争用DIN ，提供早期
调用DONE选项。
M0
M1
PWRDWN
TO DIN可选
菊花链式的LCA与
不同的配置
到CCLK可选
菊花链式的LCA与
不同的配置
DOUT
M2
+5V
HDC
最不发达国家
常规 -
用途
用户I / O
引脚
INIT
7
其他
I / O引脚
到CCLK可选
具有相同SLAVE的LCA
CON连接gurations
TO DIN可选
具有相同SLAVE的LCA
CON连接gurations
RESET
图23 ：主串行模式电路图
1998年11月9日（版本3.1 ）
XC3000
FPGA
设备
+5 V
RESET
VCC
DIN
CCLK
D / P
INIT
VPP
数据
SCP
首席执行官
CLK
CE
级联
串行
内存
数据
CLK
CE
OE /复位
XC17xx
OE /复位
（低电平复位XC17xx地址指针）
X5989_01
7-25
