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IDT70V18L
高速3.3V 64K ×9双端口静态RAM
初步
工业和商业温度范围
3.3V
3.3V
AC测试条件
输入脉冲电平
输入上升/下降时间
输入定时基准水平
输出参考电平
输出负载
GND到3.0V
为3ns最大。
1.5V
1.5V
图1和图2
4854 TBL 11
590
数据
OUT
忙
INT
435
30pF
数据
OUT
435
590
5pF*
4854 DRW 03
4854 DRW 04
图1. AC输出负载
图2.输出负载测试
（对于T
LZ
, t
HZ
, t
WZ
, t
OW
)
*包括范围和夹具。
读周期波形
(5)
t
RC
ADDR
t
AA
(4)
t
ACE
t
AOE
OE
(4)
(4)
CE
(6)
读/写
t
LZ
数据
OUT
(1)
t
OH
有效数据
(4)
(2)
t
HZ
忙
OUT
t
BDD
(3,4)
4854 DRW 05
上电掉电时序
CE
(6)
t
PU
I
CC
50%
50%
4854 DRW 06
t
PD
.
I
SB
注意事项：
1.时间取决于该信号被断言最后，
OE
or
CE 。
2.时间取决于该信号拉高第一
CE
or
OE 。
3. t
BDD
延迟是必需的唯一的情况下相反的端口完成的写操作相同的地址位置。可同时读取操作
忙
没有
关系到有效输出数据。
4.启动有效数据取决于哪个时间生效上次吨
AOE
, t
ACE
, t
AA
或T
BDD
.
5.
SEM
= V
IH
.
6.请参阅toTruth表I - 芯片使能。
6
