飞利浦半导体
产品数据
25-400 MHz差分PECL时钟发生器
PCK12429
F
REF
MCNT
SCLOCK
M计数器
PLL 12429
VCO_CLK
0
1
SEL_CLK
FDIV4
MCNT
LATCH
RESET
低
F
OUT
MCNT
PLOADB
F
REF
高
T0
T1
T2
0
解码
TEST
MUX
TEST
7
DIVIDE
(2, 4, 8, 16)
F
OUT
（ VIA ENABLE GATE ）
SDATA
移
REG
14-BIT
SLOAD
T 2 = T = 1 T 0 = 0：测试模式
SCLOCK选择， MCNT是在测试输出， SCLOCK除以N是基于F
OUT
引脚。
PLOADB作为复位测试引脚锁存器。当锁存器复位T2数据被移出测试引脚。
SW00730
图2.串行测试时钟框图
DC特性
(T
AMB
= 0至70
°C,
V
CC
= 3.3 V
±
5%)
符号
V
IH
V
IL
I
IN
V
OH
V
OL
V
O
OH
V
O
OL
I
CC
参数
输入高电压
输入低电压
输入电流
输出高电压
输出低电压
输出高电压
输出低电压
电源电流
TEST
TEST
F
OUT
F
OUT
F
OUT
F
OUT
V
CC1
PLL_V
CC
I
OH
= -0.8毫安
I
OL
- 0.8毫安
V
CC0
= 3.3 V
（注1及2 ）
V
CC0
= 3.3 V
（注1及2 ）
条件
V
CC
= 3.3 V
V
CC
= 3.3 V
范围
民
2.0
—
—
2.5
—
2.17
2 17
1.41
1 41
—
典型值
—
—
—
—
—
—
—
85
15
0.4
2.50
2 50
1.76
1 76
100
20
最大
—
0.8
1.0
单位
V
V
mA
V
V
V
V
mA
注意事项：
1.输出电平将发生变化1： 1结合V
CC0
变化。
2. 50
到V
CC
- 2.0 V下拉。
2002年6月03
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