飞利浦半导体
产品数据
25-400 MHz差分PECL时钟发生器
PCK12429
32引脚LQFP
31 FOUT
30 FOUT
26 TEST
20 GND
S_CLOCK
S-DATA
S_LOAD
PLL -V
CC
PLL -V
CC
N / C
N / C
XTAL1
25 GND
32 VCC
28 VCC
27 VCC
1
2
3
4
24 N / C
23 N[1]
22 N[0]
21 M[8]
32引脚LQFP
5
6
7
8
20 M[7]
19 M[6]
18 M[5]
17 M[4]
10
12
13
14
15
M[3]
M[0]
M[1]
M[2]
OE
XTAL2
P_LOAD
N / C
16
11
9
SW01012
引脚说明
符号
XTAL1 ， XTAL2
S_LOAD （国际下拉）
S-DATA （国际下拉）
S_CLOCK （国际下拉）
P_LOAD （国际上拉）
M [ 8：0] （中间体上拉）
N [ 1：0] （中间体上拉）
OE （国际上拉）
F
OUT
, F
OUT
TEST
V
CC1
和V
CCO
PLL_V
CC
GND
功能
这些销形成一个振荡器，当连接到外部串联谐振晶体。
该引脚载入配置锁存器与所述移位寄存器的内容。锁存器将
当该信号为高电平透明的，因此数据必须保持稳定的高到低转换
的S_LOAD正常运行。
该引脚用作输入到串行配置的移位寄存器中的数据。
该引脚用于时钟串行配置的移位寄存器。从S-DATA数据进行采样的
上升沿。
此引脚加载配置锁存器的并行输入的内容。锁存器将
当该信号为低电平，从而将并行数据必须是稳定的透明的低到高
P_LOAD的正常运行过渡。
这些引脚用来配置PLL环路分频器。它们被采样到低电平到高
P_LOAD的过渡中，M [8]是MSB中，M [0]是LSB 。
这些引脚用来配置输出分频系数。它们被采样到
低到高P_LOAD的过渡。
高电平输出使能。启用同步，以消除欠幅脉冲的可能性
新一代的F
OUT
输出。
这些差分正参考电致化学发光信号（ PECL ）是合成器的输出。
该输出的功能由串行配置位确定[2：0 ] 。
这是正电源的内部逻辑和芯片的输出缓冲器中，并且被连接到
+3.3 V (V
CC
= PLL_V
CC
).
这是正电源为PLL ，并且应尽可能无噪声尽可能低抖动
操作。该电源连接到+3.3 V（V
CC
= PLL_V
CC
).
这些引脚是负电源的芯片，并且通常都连接到地。
2002年6月03
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