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256Mb的F-死DDR2 SDRAM
DDR2 SDRAM
对于所有输入信号的总TIS （建立时间）和载通（保持时间）需要通过将计算出的
数据表TIS （基地）和载通（基地）值分别三角洲TIS和三角洲TIH降额值。例如：
TIS （总建立时间） = TIS （基地） +增量TIS
19.最大限制这个参数不是一个设备的限制。该装置将与一个更大的价值
这个参数，但系统性能（总线周转）将相应降低。
20. MIN （ TCL ， TCH）是指实际时钟低电平时间越小，实际时钟高电平时间为亲
单元提供设备（即该值可以大于TCL和总胆固醇的最小规格限制） 。为
例如， TCL和总胆固醇是一段= 50 ％，不到半周期抖动（ tJIT （ HP ） ）的时钟源，
少半周期抖动，由于串扰（ tJIT （串扰） ）到时钟痕迹。
21. tQH = THP - TQHS ，其中：
THP =最小半个时钟周期对于任何给定的周期，由时钟高或低时钟（TCH ， TCL ）定义。
TQHS占：
片上时钟电路1）的脉冲持续时间失真;和
2 ）在最坏的情况下顶出DQS的一个过渡随后在最坏的情况下拉在DQ的
下一个过渡，这两者都是，分别，由于数据引脚歪斜和输出模式的影响，和对
信道的输出驱动器的n沟道型的变化。
22. TDQSQ ：数据引脚歪斜和输出模式的影响，和p沟道于彼到的n信道变化
输出驱动器以及DQS / DQS之间的输出压摆率的不匹配和关联的DQ在任何给定的
周期。
23. DAL = WR + RU {激进党（ NS ） / TCK （ NS ） }，其中RU表示一轮上涨。
WR是指存储在所述梁的tWR的参数。色氨酸，如果分工的结果是不是已经是英特
蒙古包，四舍五入到下一个最大整数。 TCK是指应用程序的时钟周期。
例如：对于DDR533在TCK = 3.75ns与tWR的编程，以4个时钟周期。
tDAL = 4 + （15纳秒/ 3.75纳秒）时钟= 4 + （4）个时钟= 8个时钟周期。
24.时钟频率被允许在自刷新模式或预充电掉电模式改变。在
壳体中的预充电掉电时钟频率变化的，如所描述，需要一个特定的程序
在DDR2器件工作
25. ODT的开启时间最小是当设备离开高阻抗和ODT电阻将开始导通。
ODT开启时间最多是当ODT电阻是完全的。无论是从tAOND测量。
26. ODT关闭时间（min）是在设备启动时，关闭的ODT电阻。
ODT关闭时间最多是在总线处于高阻态。无论是从tAOFD测量。
27.太赫兹和TLZ跃迁发生在相同的访问时间作为有效数据的转换。这些参数是REF-
所引用，以特定的电压电平，它指定当该装置的输出不再找到（太赫兹） ，或开始
驾驶（ TLZ ） 。下图显示了一个方法来计算点，当设备不再驾驶（太赫兹） ，或
开始驱动（ TLZ ）通过在两个不同的电压测量信号。实际的电压测量点
是没有限制，只要计算是一致的关键。
28. tRPST终点和tRPRE开始点没有被引用到一个特定的电压水平，但指定时
该设备的输出不再找到（ tRPST ） ，或开始驱动（ tRPRE ） 。下图显示了一个方法来
计算这些点时，该设备不再被找到（ tRPST ） ，或者开始驱动（ tRPRE ）通过测量
在两个不同的电压的信号。实际的电压测量点不是关键的，只要该校准 -
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修订版1.5 2005年2月
