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集成
电路
系统公司
ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
50Ω的传输线。匹配阻抗技术应
用于最大化操作次数最小化信号
失真。
图3A和3B
显示两个不同的布局哪些
建议仅作为指导方针。其它合适的时钟lay-
出局可能存在，它会建议董事会
设计师模拟，以保证兼容所有印刷
电路和时钟组件的工艺变化。
T
发芽
为
LVPECL
UTPUTS
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出， gen-
中心提供全方位ECL / LVPECL兼容的输出。因此，终止
电阻器（直流电流路径接地）或电流源必须
用于功能性。这些输出设计用于驱动
3.3V
Z
o
= 50
125
FOUT
鳍
125
Z
o
= 50
Z
o
= 50
50
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50
V
CC
- 2V
RTT
FOUT
鳍
Z
o
= 50
84
84
RTT =
F
IGURE
3A 。 LVPECL
安输出
T
发芽
F
IGURE
3B 。 LVPECL
安输出
T
发芽
S
电气原理
E
XAMPLE
图4
示出了ICS8735-21的示意例子。在这
例如，该输入由HCSL驱动器驱动。零延迟
缓冲器被配置在155.52MHz输入和77.75MHz操作
输出。逻辑控制引脚被配置为如下：
SEL [ 3：0] = 0101 ; PLL_SEL = 1
去耦电容应在物理上靠近
电源引脚。对于ICS8735-21 。
3.3V
VCCA
U1
R7
ZO = 50欧姆
VCC
（ 155.5兆赫）
VCC
SEL2
10
1
2
3
4
5
6
7
8
9
10
CLK
NCLK
MR
VCCI
nFB_IN
FB_IN
SEL2
VEE
nQFB
QFB
nc
SEL1
SEL0
VCCI
PLL_SEL
VCCA
SEL3
VCCO
Q
nQ
ZO = 50欧姆
HCSL
R8
50
VCC
R9
50
20
19
18
17
16
15
14
13
12
11
SEL1
SEL0
VCC
PLL_SEL
VCCA
SEL3
VCC
C11
0.01u
C16
10u
ZO = 50欧姆
+
ZO = 50欧姆
R1
50
RU4
1K
RU5
SP
RU6
1K
R2
50
ICS8735-21
-
RU3
1K
RU7
SP
PLL_SEL
SEL0
SEL1
SEL2
SEL3
（ 77.75兆赫）
R3
50
LVPECL_input
R4
50
R5
50
旁路电容位置
靠近电源引脚
(U1-4)
VCC
(U1-17)
C2
0.1uF
R6
50
(U1-13)
C3
0.1uF
RD3
SP
RD4
SP
RD5
1K
RD6
SP
RD7
1K
VCC=3.3V
C1
0.1uF
SP =空间（即不intstalled ）
SEL [ 3：0] = 0101 ，
除以2
F
IGURE
4. ICS8735-21 LVPECL B
UFFER
S
电气原理
E
XAMPLE
ICS8735AM-21
www.icst.com/products/hiperclocks.html
8
REV 。 2003年10月27日
