集成
电路
系统公司
ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
F
EATURES
1差分LVPECL 3.3V输出对，
1微分反馈输出对
差分CLK ， NCLK输入对
CLK ， NCLK对可以接受以下差异
输入电平： LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
输出频率范围： 31.25MHz到700MHz的
输入频率范围： 31.25MHz到700MHz的
VCO范围： 250MHz的700MHz的到
可编程分频器允许下面的输出到输入
频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8
对于“零延迟”时钟再生外部反馈
具有可配置频率
周期到周期抖动：为25ps （最大）
静态相位偏移： 50ps的± 100ps的
3.3V电源电压
0 ° C至70 ° C的环境工作温度
可应要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS8735-21是一种用途极广的1 ： 1 Differ-
无穷区间至3.3V的LVPECL时钟发生器和一个
HiPerClockS
在HiPerClockS 系列高性的成员
formance的时钟解决方案，从ICS 。在CLK ，
NCLK对可以接受最标准差
输入电平。该ICS8735-21有一个完全集成的PLL和
可以配置成零延迟缓冲器，乘法器或除法器，
并具有31.25MHz到700MHz的输出频率范围。
参考分频器，反馈分频器和输出分频器
各自可编程的，从而允许对以下输出
放至输入频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8 。
外部反馈允许设备实现“零
延迟“的输入时钟和输出时钟之间。该
PLL_SEL引脚可用于绕过锁相环系统测试
调试的目的。在旁路模式中，参考时钟
被路由周围PLL和到内部输出分频器。
ICS
B
LOCK
D
IAGRAM
PLL_SEL
÷1, ÷2, ÷4, ÷8,
÷16, ÷32, ÷64
P
IN
A
SSIGNMENT
0
1
Q
nQ
QFB
nQFB
CLK
NCLK
MR
V
CC
nFB_IN
FB_IN
SEL2
V
EE
nQFB
QFB
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
nc
SEL1
SEL0
V
CC
PLL_SEL
V
CCA
SEL3
V
CCO
Q
nQ
CLK
NCLK
PLL
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
FB_IN
nFB_IN
ICS8735-21
20引脚， 300密耳SOIC
7.5毫米X 12.8毫米X 2.3毫米体封装
男包
顶视图
SEL0
SEL1
SEL2
SEL3
MR
8735AM-21
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1
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集成
电路
系统公司
ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
TYPE
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4, 17
5
6
7
8
9, 10
11, 12
13
14
15
16
18
19
20
名字
CLK
NCLK
MR
V
CC
nFB_IN
FB_IN
SEL2
V
EE
nQFB ，
QFB
NQ ，Q
V
CCO
SEL3
V
CCA
PLL_SEL
性S E L0
SEL1
nc
输入
输入
输入
动力
输入
输入
输入
动力
产量
产量
动力
输入
动力
输入
输入
输入
未使用
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
高电平有效复位硕士。当逻辑高电平时，内部分频器复位
导致真正outpus Q变低和INVER泰德输出NQ变高。
下拉
当逻辑低电平时，内部分隔和输出被使能。
LVCMOS / LVTTL接口电平。
核心供电引脚。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
上拉
连接到引脚9 。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉
连接到引脚10 。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
上拉
负电源引脚。
差分反馈输出。 LVPECL接口电平。
差分时钟输出。 LVPECL接口电平。
输出电源引脚。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
模拟电源引脚。
锁相环和基准时钟作为输入到分频器之间进行选择。
上拉
当低，选择的参考时钟。当HIGH ，选择PLL 。
LVCMOS / LVTTL接口电平。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
无连接。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
K
K
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2
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电路
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ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
输出
PLL_SEL = 1
PLL使能模式
Q， NQ ; QFB ， nQFB
÷1
÷1
÷1
÷1
÷2
÷2
÷2
÷4
÷4
÷8
x2
x2
x2
x4
x4
x8
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
参考频率范围（MHz ） *
250 - 700
125 - 350
62.5 - 175
31.25 - 87.5
250 - 700
125 - 350
62.5 - 175
250 - 700
125 - 350
250 - 700
125 - 350
62.5 - 175
31.25 - 87.5
62.5 - 175
31.25 - 87.5
31.25 - 87.5
*注：以上VCO的频率范围内对所有的配置是250MHz的700MHz的到。
T
ABLE
3B 。 PLL B
YPASS
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
8735AM-21
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
输出
PLL_SEL = 0
PLL旁路模式
Q， NQ ; QFB ， nQFB
÷4
÷4
÷4
÷8
÷8
÷8
÷ 16
÷ 16
÷ 32
÷ 64
÷2
÷2
÷4
÷1
÷2
÷1
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电路
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700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
4.6V
-0.5V到V
CC
+ 0.5V
50mA
100mA
46.2 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
V
CC
V
CCA
V
CCO
I
EE
I
CCA
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
150
15
单位
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
V
IH
V
IL
I
IH
输入高电压
输入低电压
输入高电流
SEL0 ， SEL1，SEL2 ，
SEL3 ，MR
PLL_SEL
SEL0 ， SEL1，SEL2 ，
SEL3 ，MR
PLL_SEL
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V, V
IN
= 0V
V
CC
= 3.465V, V
IN
= 0V
-5
-150
测试条件
最低
2
-0.3
典型
最大
V
CC
+ 0.3
0. 8
150
5
单位
V
V
A
A
A
A
I
IL
输入低电平电流
T
ABLE
4C 。
。微分
DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
CLK ， FB_IN
NCLK ， nFB_IN
CLK ， FB_IN
NCLK ， nFB_IN
测试条件
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V, V
IN
= 0V
V
CC
= 3.465V, V
IN
= 0V
-5
-150
0.15
1.3
V
CC
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
V
EE
+ 0.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK ， NCLK为V
CC
+ 0.3V.
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电路
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ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
测试条件
最低
V
CCO
- 1.4
V
CCO
- 2.0
0.6
典型
最大
V
CCO
- 1.0
V
CCO
- 1.7
0.9
单位
V
V
V
T
ABLE
4D 。 LVPECL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
OH
V
OL
V
摇摆
参数
输出高电压;注1
输出低电压;注1
峰至峰输出电压摆幅
注1 ：输出端接50
到V
CCO
- 2V.
T
ABLE
5. I
NPUT
F
Characteristic低频
C
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
IN
参数
输入频率
CLK ， NCLK
测试条件
PLL_SEL = 1
PLL_SEL = 0
最低
31.25
典型
最大
700
700
单位
兆赫
兆赫
T
ABLE
6. AC - C
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
最大
t
PD
TSK （ O）
t
()
t
JIT （ CC ）
t
JIT （
θ)
t
L
t
R
t
F
参数
输出频率
传播延迟;注1
输出偏斜;注4 ， 5
静态相位偏移;注2： 5
周期到周期抖动;注5 ，第6
相位抖动;注3，第5 ，第6
PLL锁定时间
输出上升时间
输出下降时间
20 ％至80％ @ 50MHz的
20 ％至80％ @ 50MHz的
300
300
PLL_SEL = 0V
f
≤
700MHz
PLL_SEL = 0V
PLL_SEL = 3.3V
3.0
测试条件
最低
典型
最大
700
4.2
20
150
25
±50
1
700
700
单位
兆赫
ns
ps
ps
ps
ps
ms
ps
ps
%
-50
50
ODC
输出占空比
47
53
在f测量所有参数
最大
除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差，
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：相位抖动依赖于所使用的输入源。
注4 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注5 ：此参数定义符合JEDEC标准65 。
注6 ：特点为622MHz的VCO频率。
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电路
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ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
F
EATURES
1差分LVPECL 3.3V输出对，
1微分反馈输出对
差分CLK ， NCLK输入对
CLK ， NCLK对可以接受以下差异
输入电平： LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
输出频率范围： 31.25MHz到700MHz的
输入频率范围： 31.25MHz到700MHz的
VCO范围： 250MHz的700MHz的到
可编程分频器允许下面的输出到输入
频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8
对于“零延迟”时钟再生外部反馈
具有可配置频率
周期到周期抖动：为25ps （最大）
静态相位偏移： 50ps的± 100ps的
3.3V电源电压
0 ° C至70 ° C的环境工作温度
可应要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS8735-21是一种用途极广的1 ： 1 Differ-
无穷区间至3.3V的LVPECL时钟发生器和一个
HiPerClockS
在HiPerClockS 系列高性的成员
formance的时钟解决方案，从ICS 。在CLK ，
NCLK对可以接受最标准差
输入电平。该ICS8735-21有一个完全集成的PLL和
可以配置成零延迟缓冲器，乘法器或除法器，
并具有31.25MHz到700MHz的输出频率范围。
参考分频器，反馈分频器和输出分频器
各自可编程的，从而允许对以下输出
放至输入频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8 。
外部反馈允许设备实现“零
延迟“的输入时钟和输出时钟之间。该
PLL_SEL引脚可用于绕过锁相环系统测试
调试的目的。在旁路模式中，参考时钟
被路由周围PLL和到内部输出分频器。
ICS
B
LOCK
D
IAGRAM
PLL_SEL
÷1, ÷2, ÷4, ÷8,
÷16, ÷32, ÷64
P
IN
A
SSIGNMENT
0
1
Q
nQ
QFB
nQFB
CLK
NCLK
MR
V
CC
nFB_IN
FB_IN
SEL2
V
EE
nQFB
QFB
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
nc
SEL1
SEL0
V
CC
PLL_SEL
V
CCA
SEL3
V
CCO
Q
nQ
CLK
NCLK
PLL
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
FB_IN
nFB_IN
ICS8735-21
20引脚， 300密耳SOIC
7.5毫米X 12.8毫米X 2.3毫米体封装
男包
顶视图
SEL0
SEL1
SEL2
SEL3
MR
8735AM-21
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1
REV 。 2003年10月27日
集成
电路
系统公司
ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
TYPE
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4, 17
5
6
7
8
9, 10
11, 12
13
14
15
16
18
19
20
名字
CLK
NCLK
MR
V
CC
nFB_IN
FB_IN
SEL2
V
EE
nQFB ，
QFB
NQ ，Q
V
CCO
SEL3
V
CCA
PLL_SEL
性S E L0
SEL1
nc
输入
输入
输入
动力
输入
输入
输入
动力
产量
产量
动力
输入
动力
输入
输入
输入
未使用
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
高电平有效复位硕士。当逻辑高电平时，内部分频器复位
导致真正outpus Q变低和INVER泰德输出NQ变高。
下拉
当逻辑低电平时，内部分隔和输出被使能。
LVCMOS / LVTTL接口电平。
核心供电引脚。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
上拉
连接到引脚9 。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉
连接到引脚10 。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
上拉
负电源引脚。
差分反馈输出。 LVPECL接口电平。
差分时钟输出。 LVPECL接口电平。
输出电源引脚。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
模拟电源引脚。
锁相环和基准时钟作为输入到分频器之间进行选择。
上拉
当低，选择的参考时钟。当HIGH ，选择PLL 。
LVCMOS / LVTTL接口电平。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
无连接。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
K
K
ICS8735AM-21
www.icst.com/products/hiperclocks.html
2
REV 。 2003年10月27日
集成
电路
系统公司
ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
输出
PLL_SEL = 1
PLL使能模式
Q， NQ ; QFB ， nQFB
÷1
÷1
÷1
÷1
÷2
÷2
÷2
÷4
÷4
÷8
x2
x2
x2
x4
x4
x8
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
参考频率范围（MHz ） *
250 - 700
125 - 350
62.5 - 175
31.25 - 87.5
250 - 700
125 - 350
62.5 - 175
250 - 700
125 - 350
250 - 700
125 - 350
62.5 - 175
31.25 - 87.5
62.5 - 175
31.25 - 87.5
31.25 - 87.5
*注：以上VCO的频率范围内对所有的配置是250MHz的700MHz的到。
T
ABLE
3B 。 PLL B
YPASS
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
8735AM-21
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
输出
PLL_SEL = 0
PLL旁路模式
Q， NQ ; QFB ， nQFB
÷4
÷4
÷4
÷8
÷8
÷8
÷ 16
÷ 16
÷ 32
÷ 64
÷2
÷2
÷4
÷1
÷2
÷1
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3
集成
电路
系统公司
ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
4.6V
-0.5V到V
CC
+ 0.5V
50mA
100mA
46.2 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
V
CC
V
CCA
V
CCO
I
EE
I
CCA
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
150
15
单位
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
V
IH
V
IL
I
IH
输入高电压
输入低电压
输入高电流
SEL0 ， SEL1，SEL2 ，
SEL3 ，MR
PLL_SEL
SEL0 ， SEL1，SEL2 ，
SEL3 ，MR
PLL_SEL
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V, V
IN
= 0V
V
CC
= 3.465V, V
IN
= 0V
-5
-150
测试条件
最低
2
-0.3
典型
最大
V
CC
+ 0.3
0. 8
150
5
单位
V
V
A
A
A
A
I
IL
输入低电平电流
T
ABLE
4C 。
。微分
DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
CLK ， FB_IN
NCLK ， nFB_IN
CLK ， FB_IN
NCLK ， nFB_IN
测试条件
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V, V
IN
= 0V
V
CC
= 3.465V, V
IN
= 0V
-5
-150
0.15
1.3
V
CC
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
V
EE
+ 0.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK ， NCLK为V
CC
+ 0.3V.
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集成
电路
系统公司
ICS8735-21
700MH
Z
, D
。微分
-
TO
-3.3V LVPECL
Z
ERO
D
ELAY
C
LOCK
G
enerator
测试条件
最低
V
CCO
- 1.4
V
CCO
- 2.0
0.6
典型
最大
V
CCO
- 1.0
V
CCO
- 1.7
0.9
单位
V
V
V
T
ABLE
4D 。 LVPECL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
OH
V
OL
V
摇摆
参数
输出高电压;注1
输出低电压;注1
峰至峰输出电压摆幅
注1 ：输出端接50
到V
CCO
- 2V.
T
ABLE
5. I
NPUT
F
Characteristic低频
C
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
IN
参数
输入频率
CLK ， NCLK
测试条件
PLL_SEL = 1
PLL_SEL = 0
最低
31.25
典型
最大
700
700
单位
兆赫
兆赫
T
ABLE
6. AC - C
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
最大
t
PD
TSK （ O）
t
()
t
JIT （ CC ）
t
JIT （
θ)
t
L
t
R
t
F
参数
输出频率
传播延迟;注1
输出偏斜;注4 ， 5
静态相位偏移;注2： 5
周期到周期抖动;注5 ，第6
相位抖动;注3，第5 ，第6
PLL锁定时间
输出上升时间
输出下降时间
20 ％至80％ @ 50MHz的
20 ％至80％ @ 50MHz的
300
300
PLL_SEL = 0V
f
≤
700MHz
PLL_SEL = 0V
PLL_SEL = 3.3V
3.0
测试条件
最低
典型
最大
700
4.2
20
150
25
±50
1
700
700
单位
兆赫
ns
ps
ps
ps
ps
ms
ps
ps
%
-50
50
ODC
输出占空比
47
53
在f测量所有参数
最大
除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差，
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：相位抖动依赖于所使用的输入源。
注4 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注5 ：此参数定义符合JEDEC标准65 。
注6 ：特点为622MHz的VCO频率。
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