SDRAM （ Rev.1.01 ）
单数据速率
七月'01
三菱的LSI
M2V56S20 /四十分之三十〇三磷酸腺苷-5，-6 ，-7
256M同步DRAM
写
写命令可以发出任何活动bank.The起始地址是由A0-9,11 （ X4）规定，
A0-9 （ X8 ） ， A0-8 （ X16 ） 。第一输入数据设定为相同的周期的写。连续数据长度
要被写入由突发长度限定。突发数据的地址序列由突发定义
类型。一个写命令的ACT命令，同一家银行后，最小延迟时间tRCD的。
从最后一个输入数据到PRE命令，写入恢复时间（ tWR的）是必需的。当A10是
高在一个WRITE命令，自动预充电（ WRITEA ）被执行。任何命令（读，写，
PRE ， ACT ， TBST ）在同一家银行被禁止，直到内部预充电完成。内部
预充电，最后输入数据周期开始后，在tWR的。接下来的ACT命令（ BL后发出
+ tWR的1 + tRP）内从上WRITEA 。在任何情况下， tRCD的+ BL + tWR的-1 > tRASmin必须
会见。
WRITE（ BL = 4）
CLK
命令
法案
tRCD的
写
BL
PRE
激进党
法案
A0-9,11-12
Xa
Ya
Xa
A10
Xa
0
0
Xa
BA0-1
00
00
tWR的
00
DQ
Da0
Da1
Da2
Da3
写带自动预充电（ BL = 4 ）
CLK
命令
法案
tRCD的
写
BL
激进党
法案
A0-9,11-12
Xa
Ya
Xa
A10
Xa
1
Xa
BA0-1
00
00
tWR的
00
DQ
Da0
Da1
Da2
Da3
内部预充电开始
三菱电机
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