【SDRAM （ Rev.1.01 ）单数据速率七月'01三菱的LSIM2V56S20 /四十分之三十】,IC型号M2V56S40ATP,M2V56S40ATP PDF资料,M2V56S40ATP经销商,ic,电子元器件-51电子网

SDRAM （ Rev.1.01 ）

单数据速率

七月'01

三菱的LSI

M2V56S20 /四十分之三十〇三磷酸腺苷-5，-6 ，-7

256M同步DRAM

有些内容如有变更，恕不另行通知。

描述

M2V56S20ATP是4 X银行16777216字×4位，

M2V56S30ATP是4 X银行8388608字×8位，

M2V56S40ATP是4 X银行4194304字×16位，

同步DRAM ，与LVTTL接口。所有输入和输出都参考的上升沿

CLK 。该M2V56S20 / 30 / 40ATP实现非常高速的数据传输速率高达100MHz （ -7 ）， 133MHz的（ -6 ），

166MHz的（-5），并适用于主存储器或图形存储器中的计算机系统。

特点

- 单3.3V ± 0.3V电源

- 最大。时钟频率-5 ： PC166<3-3-3> / -6： PC133<3-3-3> / -7 ： PC100<2-2-2>

- 完全同步操作参考时钟上升沿

- 单倍数据速率

- 由BA0控制的4个银行操作， BA1 （银行地址）

- / CAS延时： 2/3 （可编程）

- 突发长度 - 1/2/ 4/8 /全页（可编程）

- 突发类型 - 顺序/交错（可编程）

- 随机接入列

- 自动预充电/所有银行预充电用A10的控制

- 8192刷新周期/ 64ms的（ 4银行同步更新）

- 自动刷新和自刷新

- 行地址A0-12 /列地址A0-9,11 （ X4 ） / A0-9 （ X8 ） / A0-8 （ X16 ）

- LVTTL接口

- 400万， 54引脚薄型小尺寸封装（ TSOP II ），具有0.8mm引脚间距

MAX 。频率

@CL2

M2V56S20/30/40ATP-5

M2V56S20/30/40ATP-6

M2V56S20/30/40ATP-7

133兆赫

100MHz

100兆赫

MAX 。频率

@CL3

166兆赫

133兆赫

100MHz

标准

PC133 （ CL2 ）

PC133 （ CL3 ）

PC100 （ CL2 ）

三菱电机

SDRAM （ Rev.1.01 ）

单数据速率

七月'01

三菱的LSI

M2V56S20 /四十分之三十〇三磷酸腺苷-5，-6 ，-7

256M同步DRAM

引脚配置

（ TOP VIEW ）

x16

VDD

DQ0

VDDQ

DQ1

DQ0

DQ2

DQ1

VSSQ

DQ3

DQ4

DQ2

VDDQ

DQ5

DQ1

DQ6

DQ3

VSSQ

DQ7

VDD

LDQM

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

A10 / A10 AP / AP A10 / AP

VDD

VSS

DQ15

VSSQ

DQ14

DQ13

VDDQ

DQ12

DQ11

VSSQ

DQ10

DQ9

VDDQ

DQ8

VSS

UDQM

CLK

CKE

A12

A11

VSS

DQ7

VSSQ

DQ6

VDDQ

DQ5

VSSQ

DQ4

VDDQ

VSS

DQM

CLK

CKE

A12

A11

VSS

VSSQ

DQ3

VDDQ

VSSQ

DQ2

VDDQ

VSS

DQM

CLK

CKE

A12

A11

VSS

CLK

CKE

/ CS

/ RAS

/ CAS

/ WE

DQ0-15

DQM ， DQMU / L

A0-12

BA0,1

VDD

VDDQ

VSS

VSSQ

主时钟

时钟使能

芯片选择

行地址选通

列地址选通

写使能

数据I / O

输出禁用/写屏蔽

地址输入

银行地址输入

电源

电源的输出

地

接地输出

三菱电机

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单数据速率

七月'01

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M2V56S20 /四十分之三十〇三磷酸腺苷-5，-6 ，-7

256M同步DRAM

DQ0-3 （ X4 ）， 0-7 （ X8 ）， 0 - 15 （ X16 ）

框图

I / O缓冲器

内存

ARRAY

银行＃ 0

内存

ARRAY

银行＃ 1

内存

ARRAY

银行＃ 2

内存

ARRAY

银行＃ 3

模式寄存器

控制电路

地址缓冲器

时钟缓冲器

A0-12

BA0,1

CLK

CKE

控制信号缓冲

/ CS / RAS / CAS / WE DQMU / L

型号代码

M 2 V 56号

此规则仅应用于同步DRAM的家庭。

4 0 A TP - 5

速度等级5 ： 166MHz的@ CL3 ， 133MHz的@ CL2

6 ： 133MHz的@ CL3 ， 100MHz的@ CL2

7 ： 100MHz的@ CL2

封装类型TP ： TSOP （ II ）

程世代

答：第二次。根。

功能保留供以后使用

组织2 N 2 ： X4 ， 3 ： X8 ， 4 ： X16

SDRAM数据速率S型：单倍数据速率

密度56 ： 256M位

接口

V ： LVTTL

内存式（ DRAM ）

三菱主名称

三菱电机

SDRAM （ Rev.1.01 ）

单数据速率

七月'01

三菱的LSI

M2V56S20 /四十分之三十〇三磷酸腺苷-5，-6 ，-7

256M同步DRAM

引脚功能

CLK

输入

主时钟：所有其他输入参考CLK的上升沿。

CKE

输入

时钟使能： CKE控制的内部时钟。当CKE为低电平时，内部

时钟的下一个周期就停止。 CKE也可以用来选择自动

/自刷新。之后，开始自刷新模式时， CKE变

异步输入。只要CKE是低自刷新保持。

芯片选择：当/ CS为高电平时，任何命令指无操作

/ CS

输入

/ RAS ， / CAS ， / WE

输入

的RAS /组合， / CAS ， /我们定义了基本的命令。

A0-12与BA0,1一起指定行/列地址。

该行地址是通过A0-12指定。列地址

通过A0-9,11规定。 A10也被用于指示预充电选项。

当A10是高在一个读/写命令时，自动预充电是

进行。当A10为高电平时预充电命令，所有银行都

预充电。

银行地址： BA0,1指定了4个库到一个命令

被施加。 BA0,1必须ACT ， PRE ，读来设置，WRITE

命令。

A0-12

输入

BA0,1

输入

DQ0-15

输入/输出数据输入和数据输出被引用到CLK的上升沿。

DQM

DQMU / L

输入

嚣面膜/输出禁止：当DQMU / L是高突发写入，DIN为

当前周期被屏蔽。当DQMU / L为高，突发读取， Dout的

在下一但一个周期被禁止。

VDD ， VSS

供电电源为内存阵列和外围电路。

VDDQ ， VSSQ

输入电源VDDQ和VSSQ被提供给唯一的输出缓冲器。

三菱电机

SDRAM （ Rev.1.01 ）

单数据速率

七月'01

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M2V56S20 /四十分之三十〇三磷酸腺苷-5，-6 ，-7

256M同步DRAM

基本功能

该M2V56S20 / 30 / 40ATP提供了基本的功能，银行（行）激活，突发读取/写入，银行（行）

预充电和自动/自刷新。每一个命令是由/ RAS ， / CAS和/ WE的控制信号定义

CLK的上升沿。除了3个信号， / CS ， CKE和A10被用作芯片选择，刷新选项，并

预充电的选项，分别。要知道命令的详细定义，请参见命令

真值表。

CLK

/ CS

/ RAS

/ CAS

/ WE

CKE

A10

芯片选择： L =选择， H =取消

命令

刷新选项@refresh命令

预充电选@precharge或读/写命令

定义基本命令

激活（ ACT ） [ / RAS = L ， / CAS = / WE = H]

ACT命令激活一排由BA表示闲置银行。

读（READ ） [ / RAS = H ， / CAS = L ， / WE = H]

READ命令启动突发由BA表示当前银行读取。第一个输出数据出现后，

/ CAS延迟。当A10 = H在此命令中，该行读突发（后自动被停用

预充电，

READA ）

写（ WRITE） [ / RAS = H， / CAS = / WE = L]

写命令启动突发写入由广管局表示活动的银行。要写入的总数据长度

由突发长度设置。当A10 = H在此命令中，银行突发写入之后停用

（自动预充电，

WRITEA ）。

预充电（PRE ） / RAS = L ， / CAS = H， / WE = L]

PRE命令将停用由BA表示活动的银行。该命令还终止突发读

/写操作。当A10 = H在此命令，所有银行都取消（全部预充电，

PREA ）。

自动刷新（ REFA ） [ / RAS = / CAS = L ， / WE = CKE = H ]

REFA命令启动自动刷新周期。刷新地址是内部产生。在此之后

命令时，银行会自动预充电。

三菱电机