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HYS72D[128/64/32]5[00/20/21]GR–[7F/7/8]-B
注册的DDR SDRAM模块
引脚配置
RS0
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
DQS4
DM4/DQS13
D0
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
D4
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
DQS5
DM5/DQS14
D1
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
D5
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
DQS6
DM6/DQS15
D2
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
D6
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
DQS7
DM7/DQS16
D3
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
D7
DQS8
DM8/DQS17
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
V
DDSPD
串行PD
SCL
D8
WP A0
A1
A2
SDA
SA0 SA1 SA2
V
DDQ
V
DD
VREF
V
SS
V
DDID
串行PD
D0- D8
D0-D8
D0-D8
D0-D8
表带：见注4
注意事项：
1. DQ到I / O接线可一个字节中的变化。
2. DQ / DQS / DM / CKE / S的关系必须是main-
tained如图所示。
3. DQ / DQS电阻应为22欧姆。
4. V
DDID
表带连接（存储设备V
DD
,
V
DDQ
):
表带出来（开） ： V
DD
= V
DDQ
表带（V
SS
): V
DD
≠
V
DDQ
.
后面的5 SDRAM放置交替
和前面所述的DIMM的两侧。
6，地址和控制电阻应为22欧姆。
S0
BA0-BA1
A0-An
7
RAS
CAS
CKE0
WE
PCK
PCK
R
E
G
I
S
T
E
R
RS0 -> CS ： SDRAM的D0 - D8
RBA0 - RBA1 -> BA0 - BA1 ： SDRAM的D0 - D8
RA0-RAn
7
-> A0安
7
： SDRAM的D0 - D8
RRAS -> RAS ： SDRAM的D0 - D8
RCAS -> CAS ： SDRAM的D0 - D8
RCKE0 -> CKE ： SDRAM的D0 D8
RWE -> WE： SDRAM的D0 - D8
CK0 ， CK0 --------- PLL *
RESET
*每个时钟负载表/接线图线
7. A13没有连线的原始卡A.
图1
框图：一个等级32M
×
72 DDR SDRAM DIMM模块（ × 8组件）
HYS72D32500GR对原卡L
数据表
11
牧师1.03 2004-01
