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HYS72D[128/64/32]5[00/20/21]GR–[7F/7/8]-B
注册的DDR SDRAM模块
引脚配置
VSS
RS0
DQS0
DQ0
DQ1
DQ2
DQ3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
S
DM
DQS9
DQ4
DQ5
DQ6
DQ7
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
S
DM
D0
D9
DQS1
DQ8
DQ9
DQ10
DQ11
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
S
DM
DQS10
D1
DQ12
DQ13
DQ14
DQ15
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
S
DM
D10
DQS2
S
DM
DQ16
DQ17
DQ18
DQ19
DQS11
S
DM
DQ20
DQ21
DQ22
DQ23
D2
D11
DQS3
S
DM
DQ24
DQ25
DQ26
DQ27
DQS12
S
DM
D3
DQ28
DQ29
DQ30
DQ31
D12
DQS4
DQ32
DQ33
DQ34
DQ35
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
S
DM
DQS13
D4
DQ36
DQ37
DQ38
DQ39
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
DQ44
DQ45
DQ46
DQ47
I / O 0
I / O 1
I / O 2
I / O 3
S
DM
V
DDSPD
串行PD
D0-D17
D0-D17
D0-D17
D0-D17
表带：见注4
V
DDQ
D13
V
DD
VREF
S
DM
DQS5
S
DQ40
DQ41
DQ42
DQ43
DQS14
V
SS
V
DDID
D5
D14
DQS6
S
DM
DQ48
DQ49
DQ50
DQ51
DQS15
DQ52
DQ53
DQ54
DQ55
串行PD
DQS S
I / O 0
I / O 1
D15
I / O 2
I / O 3
S
DM
SCL
WP A0
A1
A2
SDA
SA0 SA1 SA2
D6
DQS7
DQ56
DQ57
DQ58
DQ59
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
S
DM
DQS16
D7
DQ60
DQ61
DQ62
DQ63
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
DM
D16
DQS8
S
DQS17
CB4
CB5
CB6
CB7
S
DM
CB0
CB1
CB2
CB3
D8
D17
S0
BA0-BA1
A0-An
6
RAS
CAS
CKE0
WE
PCK
PCK
R
E
G
I
S
T
E
R
RS0 -> CS ： SDRAM的D0 -D17
RBA0 - RBA1 -> BA0 - BA1 ： SDRAM的D0 -D17
RA0-RAn
6
-> A0安
6
： SDRAM的D0 -D17
RRAS -> RAS ： SDRAM的D0 -D17
RCAS -> CAS ： SDRAM的D0 -D17
RCKE0A -> CKE ： SDRAM的D0 -D17
CK0 ， CK0 --------- PLL *
RWE -> WE： SDRAM的D0 -D17
*每个时钟负载表/接线图线
RESET
注意事项：
1. DQ到I / O接线可以改变
在一个字节。
2. DQ / DQS / CKE / S的关系
必须保持如图所示。
3. DQ / DQS电阻应为22
欧姆。
4. V
DDID
表带连接
（对于存储设备V
DD
, V
DDQ
):
表带出来（开） ： V
DD
= V
DDQ
表带（V
SS
): V
DD
≠
V
DDQ
.
5.地址和控制电阻
应该是22欧姆。
6， A13没有连线的原始卡B.
图2
框图：一个等级64M
×
72 DDR SDRAM DIMM模块（ × 4组件）
HYS72D64500GR对原插件M
12
牧师1.03 2004-01
数据表
