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ADAU1442/ADAU1445/ADAU1446
串行时钟域
有12个时钟域（对LRCLKx和BCLKX引脚）
可在ADAU1442 / ADAU1445 / ADAU1446 。在这些中，
3顷独家提供给串行数据输入端口，三个
是只提供给串行数据输出端口，并且所述
可其余6分配给时钟输入或输出端口。
该ADAU1442包含八个2通道ASRCs和
ADAU1445包含两个8通道ASRCs ，而
ADAU1446则不含ASRC 。然而，所有的时钟域引脚
可在每个设备上。在没有采样率的系统
转换并与从机模式的串行端口，至少有两个
对LRCLKx和BCLKX引脚都必须连接：一对
用于将输入的串行端口和一对用于输出的串行
端口。如果所有的串行端口在主机模式和同步，
然后只有一对LRCLKx和BCLKX引脚需要是
连接。
图27示出时钟的分配的简化图
域到芯片的输入和输出侧。注意
每个时钟域包含两个信号，即BCLK
（位时钟）和LRCLK （帧时钟） 。因此，在12个时钟
域包含一个总共24个时钟信号。
每个时钟域能够作为主站或从站的。为
因此，所有LRCLK和BCLK引脚是双向的。在从
模式下， LRCLK和BCLK引脚接收来自时钟信号
外部源，例如一个编解码器。在主控模式下， LRCLK
和BCLK引脚输出时钟信号，外部从芯片。
虽然从模式时钟域的时钟可以任意
一些串行端口，在主只能模式时钟域
时钟一个串行端口。为时钟域[2：0 ]和时钟
域[11： 9] ，相应的串行端口被固定为输入
或输出。对于分配的时钟域（时钟域[8： 3]） ，
相应的串行端口可以是输入或输出，
根据时钟垫复用器寄存器的设置
（请参阅表20以获取更多详细信息）。
表20.主模式时钟域分配
时钟
DOMAIN
0
1
2
3
4
5
6
7
8
9
10
11
1
芯片管脚
LRCLK0 ， BCLK0
LRCLK1 ， BCLK1
LRCLK2 ， BCLK2
LRCLK3 ， BCLK3
LRCLK4 ， BCLK4
LRCLK5 ， BCLK5
LRCLK6 ， BCLK6
LRCLK7 ， BCLK7
LRCLK8 ， BCLK8
LRCLK9 ， BCLK9
LRCLK10 ， BCLK10
LRCLK11 ， BCLK11
串行端口
SDATA_IN0
SDATA_IN1
SDATA_IN2
SDATA_IN3或SDATA_OUT3
1
SDATA_IN4或SDATA_OUT4
1
SDATA_IN5或SDATA_OUT5
1
SDATA_IN6或SDATA_OUT6
1
SDATA_IN7或SDATA_OUT7
1
SDATA_IN8或SDATA_OUT8
1
SDATA_OUT0
SDATA_OUT1
SDATA_OUT2
取决于时钟垫多路复用器寄存器（地址0xE240 ）的设置。
SDATA_IN0
SDATA_IN1
SDATA_IN2
SDATA_IN3
SDATA_IN4
SDATA_IN5
SDATA_IN6
SDATA_IN7
SDATA_IN8
串行
输入
端口
(×9)
串行
产量
端口
(×9)
SDATA_OUT0
SDATA_OUT1
SDATA_OUT2
SDATA_OUT3
SDATA_OUT4
SDATA_OUT5
SDATA_OUT6
SDATA_OUT7
SDATA_OUT8
6
主/从
SELECT
12
6
0-2
2
BCLK0/LRCLK0
BCLK1/LRCLK1
3至8个
2
BCLK3/LRCLK3
9至11
2
BCLK7/LRCLK7
2
BCLK2/LRCLK2
2
BCLK4/LRCLK4
2
BCLK5/LRCLK5
2
BCLK6/LRCLK6
2
BCLK8/LRCLK8
2
BCLK9/LRCLK9
2
BCLK10/LRCLK10
2
BCLK11/LRCLK11
2
时钟域
(×12)
图27.简化串行时钟域分配
版本C | 34页92
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