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ADAU1442/ADAU1445/ADAU1446
串行数据输入/输出
该ADAU1442的灵活的串行数据输入和输出端口/
ADAU1445 / ADAU1446可以设置为接受或发送数据
一个2信道（通常是我
2
S格式） ，填充TDM4 ，或标准4,8
或16信道的TDM流。数据是二进制补码处理，
MSB优先格式。左声道的数据字段总是先于
在2通道流右声道数据字段。在TDMn模式
（其中， n表示信道的数据流中的总数目） ，
时隙0至时隙的（n / 2） - 1下降的第一音频帧的一半，并
时隙n / 2到时隙n - 1是该帧的第二个一半。 TDM
模式可以让更少的串行数据引脚使用，释放更多的引脚
对其他数据流。在串行模式中，串行输出设置
端口模式和串行输入端口模式控制寄存器。
当提及到的音频数据流中，术语
TDM2
和
I
2
S
应谨慎对待。在本文档中，
TDM2
指
任何双声道流，而
I
2
S
特指2通道，
负BCLK极性，负LRCLK极性， MSB延迟 -
通过-1流。
该串行数据时钟被完全双向的，并且不需要
是同步的ADAU1442 / ADAU1445 / ADAU1446
主时钟输入。然而，异步数据流必
通过一个板上异步采样率被路由
转换器，以在所述芯被处理。
输入控制寄存器使时钟极性和数据的控制
输入模式。所有常见的数据格式，可灵活
MSB开始，位深度（ 24,20 ，或16位）和TDM设置。在所有
除右对齐模式模式，串行端口支持
任意的比特数最多为24的额外比特的限制不
导致错误，但它们在内部截断。正确操作
在右对齐模式的要求有64个BCLKs
每个音频帧（用于2声道数据）。在TDM模式中的LRCLK
可以输入到ADAU1442 / ADAU1445 / ADAU1446或者作为
50/50占空比时钟或作为比特宽的脉冲。
在TDM模式中，比特时钟由ADAU1442供给/
ADAU1445 / ADAU1446在主模式下被限制到25MHz 。
这反过来又限制了采样速率，它可以提供
主时钟在不同的TDM模式。表18显示了
模式，其中串行输出端口的功能对于某些
常见的音频采样率。
输出控制寄存器提供时钟极性的用户控制，
的时钟频率，时钟类型，以及数据格式。除了所有的模式
在右对齐模式（MSB延迟8,12或16） ，串行
接收端口的比特的任意数目多达24个的限制。
额外的位不会导致错误，但在内部被截断。
在右对齐模式的正常运行需要的LSB
以配合LRCLK的边缘。所有的默认设置
串口控制寄存器对应2通道，我
2
S模式，
和24位从模式，这些寄存器被设置为奴隶的
对应于它们的信道数量的时钟域。
表18.串行输入和输出端口的TDM功能
模式
TDM2
BCLK周期
每帧
64
64
64
64
64
128
128
128
128
128
256
256
256
256
256
512
512
512
512
512
f
S
（千赫）
44.1
48
88.2
96
192
44.1
48
88.2
96
192
44.1
48
88.2
96
192
44.1
48
88.2
96
192
BCLK
频率（MHz）
2.8224
3.072
5.6448
6.144
12.288
5.6448
6.144
11.2896
12.288
24.576
11.2896
12.288
22.5792
24.576
49.152
22.5792
24.576
45.1584
49.152
98.304
有效
模式
是的
是的
是的
是的
是的
是的
是的
是的
是的
是的
是的
是的
是的
是的
No
1
是的
是的
No
1
No
1
No
1
TDM4
TDM8
TDM16
1
该装置将不会在此模式下工作。
连接到一个外部DAC与专门处理
输出端口引脚。输出LRCLKx和BCLKX引脚都可以
被设置为主机或从机，以及SDATA_OUT销
从的SigmaDSP到外部DAC用于输出数据。
表19示出了用于标准的音频的适当的配置
的数据格式，而图21给出的序列的概述
数据输入/输出端口。
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