AD9681
如果一个低抖动时钟源不可用，另一种选择是
交流耦合差分PECL信号的采样时钟输入
针，如显示于图44。
AD9510/AD9511/AD9512/
AD9513/AD9514/AD9515-x/AD9516-x/AD9517-x
时钟
驱动器具有出色的抖动性能。
数据表
输入时钟分频器
该
AD9681
包含一个输入时钟分频器的能力
由整数值用于将输入时钟从1到8 。
该
AD9681
时钟分频器可以使用外部同步
SYNC输入。位0和位1的寄存器0x109让时钟
分频器在每次SYNC信号或者仅在重新同步
寄存器之后的第一个SYNC信号被写入。有效同步
使时钟分频器复位到其初始状态。这种同步的
nization功能允许多个器件的时钟分频器
对齐，以保证同步输入采样。
11537-066
时钟
输入
0.1F
AD951x
PECL驱动器
240
240
0.1F
CLK +
100
0.1F
时钟
输入
0.1F
50k
50k
ADC
CLK “
时钟占空比
典型的高速ADC利用两个时钟边沿产生各种
内部定时信号，并且，作为结果，可能是敏感
时钟占空比。通常，一个± 5 ％的容差，需要在
时钟的占空比以保持动态性能特征。
该
AD9681
内置一个占空比稳定器（DCS ）的重新定时
所述非抽样（下降沿） ，提供内部时钟信号
标称占空比为50％ 。这使用户可以提供
多种时钟输入占空比不影响per-
的formance
AD9681.
噪声和失真性能都
近平坦适用范围广与DCS占空比导通。
抖动对输入的上升沿是关心的静止和不
由内部稳定电路容易降低。占空比
控制回路不起作用为小于20 MHz的时钟速率，
名义上。该环具有一个与之相关的时间常数
必须在应用程序被认为是在其可以将时钟速率
动态地改变。之后需要1.5 μs至5 μs的等待时间
动态时钟频率增加或减少的DCS前
环路重新锁定输入信号。
图44.差分PECL采样时钟（高达1 GHz ）
第三个选择是交流耦合差分LVDS信号的
样本时钟输入管脚，如图45.
AD9510/
AD9511/AD9512/AD9513/AD9514/AD9515-x/AD9516-x/
AD9517-x
时钟驱动器具有出色的抖动性能。
0.1F
AD951x
LVDS驱动器
0.1F
CLK +
100
0.1F
时钟
输入
ADC
CLK “
11537-067
时钟
输入
0.1F
50k
50k
图45.差分LVDS采样时钟（高达1 GHz ）
在一些应用中，它是可以接受的，以驱动样品
时钟输入端与一个单端1.8 V CMOS信号。在这样的
应用程序，直接由CMOS门电路驱动CLK +引脚，
绕过CLK-引脚与地之间使用0.1 μF的电容（见
图46）。
V
CC
0.1F
时钟
输入
50
1
1k
1k
AD951x
CMOS驱动器
可选
0.1F
100
CLK +
ADC
CLK “
11537-068
0.1F
1
50Ω电阻
是可选的。
图46.单端1.8 V CMOS输入时钟（高达200 MHz ）
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