MPC9772数据表
3.3V LVCMOS 1:12 PLL时钟发生器
f
REF
= 33.3兆赫
CCLK0
CCLK1
CCLK_SEL
1 VCO_SEL
FB_IN
11
00
00
101
FSEL_A [1 ：0]的
FSEL_B [1 ：0]的
FSEL_C [1 ：0]的
FSEL_FB [2 ：0]的
MPC9772
质量保证[3：0 ]
QB [3 ：0]的
QC [3：0 ]
QFB
33.3兆赫
100兆赫
200兆赫
f
REF
= 25 MHz的
CCLK0
CCLK1
CCLK_SEL
1 VCO_SEL
FB_IN
00
00
00
011
FSEL_A [1 ：0]的
FSEL_B [1 ：0]的
FSEL_C [1 ：0]的
FSEL_FB [2 ：0]的
MPC9772
质量保证[3：0 ]
QB [3 ：0]的
QC [3：0 ]
QFB
62.5兆赫
62.5兆赫
125兆赫
33.3兆赫（反馈）
25兆赫（反馈）
MPC9772示例配置（ QFB反馈= 33.3兆赫，
f
VCO
= 400兆赫， VCO_SEL = ÷ 1 ， M = 12 ，N
A
=12, N
B
=4, N
C
=2).
频带
输入
QA输出
QA输出
QC输出
T
A
= 0 ° C至+ 70°C
16.6 - 40 MHz的
16.6 - 40 MHz的
50 - 120兆赫
100 - 240兆赫
T
A
= -40 ° C至+ 85°C
16.6 - 38.33 MHz的
16.6 - 38.33 MHz的
50 - 115兆赫
100 - 230兆赫
MPC9772示例配置（ QFB反馈= 25 MHz时，
f
VCO
= 250兆赫， VCO_SEL = ÷ 1 ， M = 10 ，N
A
=4, N
B
=4, N
C
=2).
频带
输入
QA输出
QA输出
QC输出
T
A
= 0 ° C至+ 70 ° （C T）
A
= -40 ° C至+ 85°C
20 - 48 MHz的
50 - 120兆赫
50 - 120兆赫
100 - 240兆赫
20 - 46 MHz的
50 - 115兆赫
50 - 115兆赫
100 - 230兆赫
图3.配置实例
图4.示例配置
MPC9772独立输出禁用
（时钟停止）电路
个别时钟停止（输出使能）控制
MPC9772允许设计人员在软件控制下，以
实现电源管理到时钟分配
设计。一个简单的串行接口和时钟停止控制逻辑
提供了一种机制，通过该MPC9772的时钟
输出所用的逻辑可单独停止“0”状态：该
时钟停止机构允许一个12位串行的串行装
输入寄存器。该寄存器包含一个可编程时钟
停车位14个输出时钟12 。该QC0和QFB
输出不能被停止（禁止）与串行端口。
用户可通过编程输出时钟停止（禁止）由
写逻辑“0”到相应的停止使能位。同样地，所述
STOP_CLK
STOP_DATA
开始
QA0
QA1
QA2
QA3
QB0
用户可以使可编程通过书面的输出时钟
逻辑'1'到相应的使能位。时钟停止的逻辑
启用或在时间禁止时钟输出时，
输出将是通常在逻辑低状态，从而消除了
可能的短期或'矮'时钟脉冲。
用户可以写入串行输入通过注册
STOP_DATA输入通过提供一个逻辑“0”起始位
连续12 NRZ禁用/启用位。每个周期
STOP_DATA位等于自由运行的周期
STOP_CLK信号。该STOP_DATA串行传输
应定时让MPC9772可以品尝每个
STOP_DATA位的自由运行的上升沿
STOP_CLK信号。 （见
图5 ）
QB1
QB2
QB3
QC1
QC2
QC3
QSYNC
图5.时钟停止电路编程
同步输出说明
的MPC9772有一个系统的同步脉冲输出
QSYNC 。在与该输出频率的配置
关系不是彼此QSYNC的整数倍
提供了系统同步的目的的信号。该
MPC9772监控银行之间的关系
输出的B银行。该QSYNC输出有效（逻辑
低）持续时间一个周期，一个周期之前
的QA和QC输出重合上升沿。该
持续时间和放置脉冲的依赖QA和
QC输出频率：所述QSYNC脉冲宽度等于
的QA和QC输出频率的较高的时间段。
图6
显示各种波形的QSYNC输出。
该QSYNC输出被定义为所有可能的组合
该行A和C银行输出。
MPC9772第7版2013年1月8日
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2013集成设备技术有限公司
