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位置：首页 > IC型号导航 > 首字符M型号页 > 首字符M的型号第452页 > MPC9772
摩托罗拉
半导体技术资料
订单号： MPC9772
REV 3 ， 05/2004
3.3V LVCMOS 1:12 PLL时钟
发电机
该MPC9772是3.3V兼容， 1:12基于PLL时钟发生器
针对中档高性能低偏移时钟分配
高性能的网络，计算和电信应用。同
输出频率高达240 MHz ，输出偏斜小于250 PS的
器件满足最苛刻的时钟应用的需求。
特点
1:12基于PLL的低电压时钟发生器
3.3V电源
内部上电复位
产生时钟信号高达240 MHz
250 ps的最大输出偏移
片上晶体振荡器的时钟基准
两个LVCMOS PLL的参考时钟输入
外部PLL反馈支持零延迟功能
各种反馈和输出分频器（见应用部分）
最多支持三个生成单独的输出时钟频率
同步输出时钟停止电路为每个输出的
掉电支持
可驱动多达24时钟线
环境温度范围
–
40 ° C至+ 85°C
引脚和功能兼容的MPC972
MPC9772
3.3V LVCMOS 1点12分
PLL时钟发生器
FA后缀
52引脚LQFP封装
CASE 848D
功能说明
在MPC9772采用PLL技术，频率锁定其输出到输入参考时钟。正常运行
MPC9772需要PLL反馈输出QFB的反馈输入FB_IN的连接，关闭PLL反馈路径。该
参考时钟频率和分频器，用于反馈路径确定VCO频率。两者必须被选择，以匹配
VCO的频率范围。的MPC9772设有12个输出之间的频率的可编程性进行了广泛的水平以及
输出到输入的关系，例如1 ：1,2 ：1,3 ：1,3 ：2,4 ：1,4 ：3,5 ： 1,5 ： 2,5 ：3,5 ： 4,5 ： 6,6 ： 1,8 ：1和8：3 。
该QSYNC输出将指示何时发生了上述关系的重合上升边缘。该馈的可选择性
背面频率是独立的输出频率。这允许输入参考与输出的非常灵活的编程
把频率的关系。输出频率可以是输入参考的奇数或偶数倍。此外，输出
频率可以小于输入频率的应用中的频率需要由非二进制因子被减小。该
MPC9772也支持其输出银行之一相对于另一个输出银行的180°相移。该QSYNC输出
反映了QA和QC输出之间的相位关系，并可以用于系统的基准定时信号的产生。
该REF_SEL引脚选择内部晶振或LVCMOS兼容的输入作为参考时钟信号。两个替代方案
提供时钟冗余支持原生兼容LVCMOS时钟输入。该PLL_EN控制选择PLL旁路CON-
成形用于测试和诊断。在这种结构中，所选择的输入参考时钟被直接路由到输出分频器
绕过PLL 。该PLL旁路是完全静态的，最低时钟频率规格和其他所有的PLL特性做
不适用。
该输出可以单独禁用（在逻辑低状态停止）通过编程的串行接口CLOCK_STOP
MPC9772 。该MPC9772具有内部上电复位。
该MPC9772是完全3.3V兼容，无需外部环路滤波器元件。所有输入（ XTAL除外）接受LVCMOS
而输出提供LVCMOS兼容水平与能力的信号，以驱动终止50
传输线。对于系列
端接的传输线，每条的MPC9772输出能够驱动一个或两个迹线给出的装置的1点24的有效的扇出。
该器件的引脚和功能兼容的MPC972和封装在一个52引脚LQFP封装。
摩托罗拉公司2004年
MPC9772
所有的输入电阻器具有为25kΩ的值
XTAL_IN
XTAL_OUT
XTAL
V
CC
CCLK0
CCLK1
CCLK_SEL
REF_SEL
FB_IN
VCO_SEL
PLL_EN
V
CC
FSEL_A [0：1 ]
FSEL_B [0：1 ]
FSEL_C [0：1 ]
FSEL_FB [0： 2]
V
CC
INV_CLK
STOP_DATA
STOP_CLK
MR / OE
12
上电复位
CLK
停止
时钟停止
2
2
2
3
0
1
V
CC
FB
C银行
QC0
CLK
停止
0
1
CLK
停止
QC1
QC2
QC3
QFB
QSYNC
PLL
0
1
REF
VCO
÷2
÷1
0
1
0
1
÷4, ÷6, ÷8, ÷12
÷4, ÷6, ÷8, ÷10
÷2, ÷4, ÷6, ÷8
÷4, ÷6, ÷8, ÷10
÷12, ÷16, ÷20
同步脉冲
B组
CLK
停止
QB1
QB2
QB3
QA0
银行
CLK
停止
QA1
QA2
QA3
QB0
图1. MPC9772逻辑图
GND
QB0
V
CC
QB1
GND
QB2
V
CC
QB3
FB_IN
GND
QFB
V
CC
FSEL_FB0
FSEL_B1
FSEL_B0
FSEL_A1
FSEL_A0
QA3
V
CC
QA2
GND
QA1
VCC
QA0
GND
VCO_SEL
39 38 37 36 35 34 33 32 31 30 29 28 27
26
40
25
41
24
42
23
43
22
44
21
45
20
46
MPC9772
19
47
18
48
17
49
16
50
15
51
14
52
1 2 3 4 5 6 7 8 9 10 11 12 13
GND
MR / OE
STOP_CLK
STOP_DATA
FSEL_FB2
PLL_EN
REF_SEL
CCLK_SEL
CCLK0
CCLK1
XTAL_IN
XTAL_OUT
VCC_PLL
FSEL_FB1
QSYNC
GND
QC0
V
CC
QC1
FSEL_C0
FSEL_C1
QC2
V
CC
QC3
GND
INV_CLK
图2. MPC9772 52引脚封装引脚
（ TOP VIEW ）
摩托罗拉
2
时序解决方案
MPC9772
表1.引脚配置
针
CCLK0
CCLK1
XTAL_IN ， XTAL_OUT
FB_IN
CCLK_SEL
REF_SEL
VCO_SEL
PLL_EN
MR / OE
FSEL_A [0：1 ]
FSEL_B [0：1 ]
FSEL_C [0：1 ]
FSEL_FB [0： 2]
INV_CLK
STOP_CLK
STOP_DATA
QA[0-3]
QB[0-3]
QC[0-3]
QFB
QSYNC
GND
V
CC_PLL
V
CC
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
产量
产量
供应
供应
供应
I / O
输入
输入
TYPE
LVCMOS
LVCMOS
类似物
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
V
CC
V
CC
PLL的参考时钟
另类PLL的参考时钟
晶体振荡器接口
PLL反馈信号输入，连接到一个QFB
LVCMOS时钟基准选择
LVCMOS / PECL参考时钟选择
VCO工作频率选择
PLL使能/ PLL旁路模式选择
输出启用/禁用（高阻态三态）和器件复位
分频器选择银行A输出
分频器选择银行B输出
分频器选择C银行输出
分频器选择的QFB输出
用于输出QC2和QC3时钟相位选择
时钟输入时钟停止电路
配置数据输入时钟停止电路
时钟输出（ A银行）
时钟输出（ B组）
时钟输出（ C银行）
PLL反馈输出。连接到FB_IN 。
同步脉冲输出
负电源
PLL电源正极（模拟电源） 。建议使用外部RC
过滤器的模拟电源引脚V
CC_PLL
。详情请参阅应用部分。
正电源的I / O和内核。所有V
CC
引脚都必须连接到正电源
供应正确操作
功能
表2.函数表（配置控制）
控制
REF_SEL
CCLK_SEL
VCO_SEL
PLL_EN
默认
1
1
1
1
0
选择CCLKx作为PLL的参考时钟
选择CCLK0
选择VCO ÷ 2 。 VCO的频率是由因子2 （低VCO的缩放
频率范围） 。
1
选择晶体振荡器作为PLL的
参考时钟
选择CCLK1
选择VCO ÷ 1 。 （高VCO频率范围）
测试模式，绕过了PLL 。参考时钟被取代为正常操作模式并启用锁相环。
内部VCO输出。 MPC9772是完全静态的，并没有最低频率限制
适用。所有的PLL与交流的特点是不适用的。
QC2和QC3是同相的QC0和QC1
QC2和QC3被反转（ 180°相移）
相对于QC0和QC1
INV_CLK
MR / OE
1
1
输出禁用（高阻态）和器件复位。在上电复位/输出启用（激活）
输出禁止PLL反馈回路是开放的，内部VCO被绑定到
它的最低频率。在MPC9772需要经过PLL锁定任何损失复位。
当外部反馈路径被中断，可能会出现PLL失锁。
复位脉冲的长度应大于一个参考时钟
周期（ CCLKx ） 。该装置由内部上电复位复位（ POR）时
中电电路。
VCO_SEL ， FSEL_A [0：1 ] ， FSEL_B [0：1 ] ， FSEL_C [0：1 ] ， FSEL_FB [0： 2]控制操作的PLL频率范围和输入/输出频率比。
见表3 表6和用于支持的频率范围和输出到输入频率比所述的应用程序部分。
时序解决方案
3
摩托罗拉
MPC9772
表3.输出分频器银行A （N
A
)
VCO_SEL
0
0
0
0
1
1
1
1
FSEL_A1
0
0
1
1
0
0
1
1
FSEL_A0
0
1
0
1
0
1
0
1
QA [0：3 ]
VCO÷8
VCO÷12
VCO÷16
VCO÷24
VCO÷4
VCO÷6
VCO÷8
VCO÷12
表5.输出分频器C银行（N
C
)
VCO_SEL
0
0
0
0
1
1
1
1
FSEL_C1
0
0
1
1
0
0
1
1
FSEL_C0
0
1
0
1
0
1
0
1
qc的[0：3 ]
VCO÷4
VCO÷8
VCO÷12
VCO÷16
VCO÷2
VCO÷4
VCO÷6
VCO÷8
表4.输出分B组（N
B
)
VCO_SEL
0
0
0
0
1
1
1
1
FSEL_B1
0
0
1
1
0
0
1
1
FSEL_B0
0
1
0
1
0
1
0
1
QB [0：3 ]
VCO÷8
VCO÷12
VCO÷16
VCO÷20
VCO÷4
VCO÷6
VCO÷8
VCO÷10
表6.输出分频器的PLL反馈（M ）
VCO_SEL
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FSEL_FB2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FSEL_FB1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FSEL_FB0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
QFB
VCO÷8
VCO÷12
VCO÷16
VCO÷20
VCO÷16
VCO÷24
VCO÷32
VCO÷40
VCO÷4
VCO÷6
VCO÷8
VCO÷10
VCO÷8
VCO÷12
VCO÷16
VCO÷20
摩托罗拉
4
时序解决方案
MPC9772
表7.一般规格
符号
V
TT
MM
HBM
LU
C
PD
C
IN
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
功率耗散电容
输入电容
200
2000
200
12
4.0
民
典型值
V
CC
÷
2
最大
单位
V
V
V
mA
pF
pF
每路输出
输入
条件
表8.绝对最大额定值
1
符号
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
–65
特征
民
–0.3
–0.3
–0.3
最大
3.9
V
CC
+0.3
V
CC
+0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
条件
1.绝对最大额定值连续超出其可能会损坏设备的最大值。暴露于这些条件
或超出指定的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作不
暗示。
表9. DC特性
(V
CC
= 3.3V ±5％ ，T
A
=
–
40℃至85℃ ）
符号
V
CC_PLL
V
IH
V
IL
V
OH
V
OL
Z
OUT
I
IN
I
CC_PLL
I
CCQ
特征
PLL供电电压
输入高电压
输入低电压
输出高电压
输出低电压
2.4
0.55
0.30
14 – 17
±200
3.0
5.0
15
民
3.0
2.0
典型值
最大
V
CC
V
CC
+ 0.3
0.8
单位
V
V
V
V
V
V
W
A
mA
mA
V
IN
= V
CC
或GND
V
CC_PLL
针
所有V
CC
引脚
条件
LVCMOS
LVCMOS
LVCMOS
I
OH
= -24毫安
1
I
OL
= 24毫安
I
OL
= 12毫安
输出阻抗
输入电流
2
最大PLL电源电流
最大静态电源电流
1.
该MPC9772能够驱动50Ω传输线对这一事件边缘。每路输出驱动一个50Ω的并行传输终止
线V的终止电压
TT
。或者，装置可驱动多达2 50Ω串联端接的传输线。
2.输入具有影响的输入电流下拉电阻。
时序解决方案
5
摩托罗拉
摩托罗拉
半导体技术资料
订单号： MPC9772
REV 3 ， 05/2004
3.3V LVCMOS 1:12 PLL时钟
发电机
该MPC9772是3.3V兼容， 1:12基于PLL时钟发生器
针对中档高性能低偏移时钟分配
高性能的网络，计算和电信应用。同
输出频率高达240 MHz ，输出偏斜小于250 PS的
器件满足最苛刻的时钟应用的需求。
特点
1:12基于PLL的低电压时钟发生器
3.3V电源
内部上电复位
产生时钟信号高达240 MHz
250 ps的最大输出偏移
片上晶体振荡器的时钟基准
两个LVCMOS PLL的参考时钟输入
外部PLL反馈支持零延迟功能
各种反馈和输出分频器（见应用部分）
最多支持三个生成单独的输出时钟频率
同步输出时钟停止电路为每个输出的
掉电支持
可驱动多达24时钟线
环境温度范围
–
40 ° C至+ 85°C
引脚和功能兼容的MPC972
MPC9772
3.3V LVCMOS 1点12分
PLL时钟发生器
FA后缀
52引脚LQFP封装
CASE 848D
功能说明
在MPC9772采用PLL技术，频率锁定其输出到输入参考时钟。正常运行
MPC9772需要PLL反馈输出QFB的反馈输入FB_IN的连接，关闭PLL反馈路径。该
参考时钟频率和分频器，用于反馈路径确定VCO频率。两者必须被选择，以匹配
VCO的频率范围。的MPC9772设有12个输出之间的频率的可编程性进行了广泛的水平以及
输出到输入的关系，例如1 ：1,2 ：1,3 ：1,3 ：2,4 ：1,4 ：3,5 ： 1,5 ： 2,5 ：3,5 ： 4,5 ： 6,6 ： 1,8 ：1和8：3 。
该QSYNC输出将指示何时发生了上述关系的重合上升边缘。该馈的可选择性
背面频率是独立的输出频率。这允许输入参考与输出的非常灵活的编程
把频率的关系。输出频率可以是输入参考的奇数或偶数倍。此外，输出
频率可以小于输入频率的应用中的频率需要由非二进制因子被减小。该
MPC9772也支持其输出银行之一相对于另一个输出银行的180°相移。该QSYNC输出
反映了QA和QC输出之间的相位关系，并可以用于系统的基准定时信号的产生。
该REF_SEL引脚选择内部晶振或LVCMOS兼容的输入作为参考时钟信号。两个替代方案
提供时钟冗余支持原生兼容LVCMOS时钟输入。该PLL_EN控制选择PLL旁路CON-
成形用于测试和诊断。在这种结构中，所选择的输入参考时钟被直接路由到输出分频器
绕过PLL 。该PLL旁路是完全静态的，最低时钟频率规格和其他所有的PLL特性做
不适用。
该输出可以单独禁用（在逻辑低状态停止）通过编程的串行接口CLOCK_STOP
MPC9772 。该MPC9772具有内部上电复位。
该MPC9772是完全3.3V兼容，无需外部环路滤波器元件。所有输入（ XTAL除外）接受LVCMOS
而输出提供LVCMOS兼容水平与能力的信号，以驱动终止50
传输线。对于系列
端接的传输线，每条的MPC9772输出能够驱动一个或两个迹线给出的装置的1点24的有效的扇出。
该器件的引脚和功能兼容的MPC972和封装在一个52引脚LQFP封装。
摩托罗拉公司2004年
MPC9772
所有的输入电阻器具有为25kΩ的值
XTAL_IN
XTAL_OUT
XTAL
V
CC
CCLK0
CCLK1
CCLK_SEL
REF_SEL
FB_IN
VCO_SEL
PLL_EN
V
CC
FSEL_A [0：1 ]
FSEL_B [0：1 ]
FSEL_C [0：1 ]
FSEL_FB [0： 2]
V
CC
INV_CLK
STOP_DATA
STOP_CLK
MR / OE
12
上电复位
CLK
停止
时钟停止
2
2
2
3
0
1
V
CC
FB
C银行
QC0
CLK
停止
0
1
CLK
停止
QC1
QC2
QC3
QFB
QSYNC
PLL
0
1
REF
VCO
÷2
÷1
0
1
0
1
÷4, ÷6, ÷8, ÷12
÷4, ÷6, ÷8, ÷10
÷2, ÷4, ÷6, ÷8
÷4, ÷6, ÷8, ÷10
÷12, ÷16, ÷20
同步脉冲
B组
CLK
停止
QB1
QB2
QB3
QA0
银行
CLK
停止
QA1
QA2
QA3
QB0
图1. MPC9772逻辑图
GND
QB0
V
CC
QB1
GND
QB2
V
CC
QB3
FB_IN
GND
QFB
V
CC
FSEL_FB0
FSEL_B1
FSEL_B0
FSEL_A1
FSEL_A0
QA3
V
CC
QA2
GND
QA1
VCC
QA0
GND
VCO_SEL
39 38 37 36 35 34 33 32 31 30 29 28 27
26
40
25
41
24
42
23
43
22
44
21
45
20
46
MPC9772
19
47
18
48
17
49
16
50
15
51
14
52
1 2 3 4 5 6 7 8 9 10 11 12 13
GND
MR / OE
STOP_CLK
STOP_DATA
FSEL_FB2
PLL_EN
REF_SEL
CCLK_SEL
CCLK0
CCLK1
XTAL_IN
XTAL_OUT
VCC_PLL
FSEL_FB1
QSYNC
GND
QC0
V
CC
QC1
FSEL_C0
FSEL_C1
QC2
V
CC
QC3
GND
INV_CLK
图2. MPC9772 52引脚封装引脚
（ TOP VIEW ）
摩托罗拉
2
时序解决方案
MPC9772
表1.引脚配置
针
CCLK0
CCLK1
XTAL_IN ， XTAL_OUT
FB_IN
CCLK_SEL
REF_SEL
VCO_SEL
PLL_EN
MR / OE
FSEL_A [0：1 ]
FSEL_B [0：1 ]
FSEL_C [0：1 ]
FSEL_FB [0： 2]
INV_CLK
STOP_CLK
STOP_DATA
QA[0-3]
QB[0-3]
QC[0-3]
QFB
QSYNC
GND
V
CC_PLL
V
CC
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
产量
产量
供应
供应
供应
I / O
输入
输入
TYPE
LVCMOS
LVCMOS
类似物
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
V
CC
V
CC
PLL的参考时钟
另类PLL的参考时钟
晶体振荡器接口
PLL反馈信号输入，连接到一个QFB
LVCMOS时钟基准选择
LVCMOS / PECL参考时钟选择
VCO工作频率选择
PLL使能/ PLL旁路模式选择
输出启用/禁用（高阻态三态）和器件复位
分频器选择银行A输出
分频器选择银行B输出
分频器选择C银行输出
分频器选择的QFB输出
用于输出QC2和QC3时钟相位选择
时钟输入时钟停止电路
配置数据输入时钟停止电路
时钟输出（ A银行）
时钟输出（ B组）
时钟输出（ C银行）
PLL反馈输出。连接到FB_IN 。
同步脉冲输出
负电源
PLL电源正极（模拟电源） 。建议使用外部RC
过滤器的模拟电源引脚V
CC_PLL
。详情请参阅应用部分。
正电源的I / O和内核。所有V
CC
引脚都必须连接到正电源
供应正确操作
功能
表2.函数表（配置控制）
控制
REF_SEL
CCLK_SEL
VCO_SEL
PLL_EN
默认
1
1
1
1
0
选择CCLKx作为PLL的参考时钟
选择CCLK0
选择VCO ÷ 2 。 VCO的频率是由因子2 （低VCO的缩放
频率范围） 。
1
选择晶体振荡器作为PLL的
参考时钟
选择CCLK1
选择VCO ÷ 1 。 （高VCO频率范围）
测试模式，绕过了PLL 。参考时钟被取代为正常操作模式并启用锁相环。
内部VCO输出。 MPC9772是完全静态的，并没有最低频率限制
适用。所有的PLL与交流的特点是不适用的。
QC2和QC3是同相的QC0和QC1
QC2和QC3被反转（ 180°相移）
相对于QC0和QC1
INV_CLK
MR / OE
1
1
输出禁用（高阻态）和器件复位。在上电复位/输出启用（激活）
输出禁止PLL反馈回路是开放的，内部VCO被绑定到
它的最低频率。在MPC9772需要经过PLL锁定任何损失复位。
当外部反馈路径被中断，可能会出现PLL失锁。
复位脉冲的长度应大于一个参考时钟
周期（ CCLKx ） 。该装置由内部上电复位复位（ POR）时
中电电路。
VCO_SEL ， FSEL_A [0：1 ] ， FSEL_B [0：1 ] ， FSEL_C [0：1 ] ， FSEL_FB [0： 2]控制操作的PLL频率范围和输入/输出频率比。
见表3 表6和用于支持的频率范围和输出到输入频率比所述的应用程序部分。
时序解决方案
3
摩托罗拉
MPC9772
表3.输出分频器银行A （N
A
)
VCO_SEL
0
0
0
0
1
1
1
1
FSEL_A1
0
0
1
1
0
0
1
1
FSEL_A0
0
1
0
1
0
1
0
1
QA [0：3 ]
VCO÷8
VCO÷12
VCO÷16
VCO÷24
VCO÷4
VCO÷6
VCO÷8
VCO÷12
表5.输出分频器C银行（N
C
)
VCO_SEL
0
0
0
0
1
1
1
1
FSEL_C1
0
0
1
1
0
0
1
1
FSEL_C0
0
1
0
1
0
1
0
1
qc的[0：3 ]
VCO÷4
VCO÷8
VCO÷12
VCO÷16
VCO÷2
VCO÷4
VCO÷6
VCO÷8
表4.输出分B组（N
B
)
VCO_SEL
0
0
0
0
1
1
1
1
FSEL_B1
0
0
1
1
0
0
1
1
FSEL_B0
0
1
0
1
0
1
0
1
QB [0：3 ]
VCO÷8
VCO÷12
VCO÷16
VCO÷20
VCO÷4
VCO÷6
VCO÷8
VCO÷10
表6.输出分频器的PLL反馈（M ）
VCO_SEL
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FSEL_FB2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FSEL_FB1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FSEL_FB0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
QFB
VCO÷8
VCO÷12
VCO÷16
VCO÷20
VCO÷16
VCO÷24
VCO÷32
VCO÷40
VCO÷4
VCO÷6
VCO÷8
VCO÷10
VCO÷8
VCO÷12
VCO÷16
VCO÷20
摩托罗拉
4
时序解决方案
MPC9772
表7.一般规格
符号
V
TT
MM
HBM
LU
C
PD
C
IN
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
功率耗散电容
输入电容
200
2000
200
12
4.0
民
典型值
V
CC
÷
2
最大
单位
V
V
V
mA
pF
pF
每路输出
输入
条件
表8.绝对最大额定值
1
符号
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
–65
特征
民
–0.3
–0.3
–0.3
最大
3.9
V
CC
+0.3
V
CC
+0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
条件
1.绝对最大额定值连续超出其可能会损坏设备的最大值。暴露于这些条件
或超出指定的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作不
暗示。
表9. DC特性
(V
CC
= 3.3V ±5％ ，T
A
=
–
40℃至85℃ ）
符号
V
CC_PLL
V
IH
V
IL
V
OH
V
OL
Z
OUT
I
IN
I
CC_PLL
I
CCQ
特征
PLL供电电压
输入高电压
输入低电压
输出高电压
输出低电压
2.4
0.55
0.30
14 – 17
±200
3.0
5.0
15
民
3.0
2.0
典型值
最大
V
CC
V
CC
+ 0.3
0.8
单位
V
V
V
V
V
V
W
A
mA
mA
V
IN
= V
CC
或GND
V
CC_PLL
针
所有V
CC
引脚
条件
LVCMOS
LVCMOS
LVCMOS
I
OH
= -24毫安
1
I
OL
= 24毫安
I
OL
= 12毫安
输出阻抗
输入电流
2
最大PLL电源电流
最大静态电源电流
1.
该MPC9772能够驱动50Ω传输线对这一事件边缘。每路输出驱动一个50Ω的并行传输终止
线V的终止电压
TT
。或者，装置可驱动多达2 50Ω串联端接的传输线。
2.输入具有影响的输入电流下拉电阻。
时序解决方案
5
摩托罗拉
3.3V LVCMOS 1:12 PLL时钟发生器
NRND - 不推荐用于新设计
MPC9772
NRND
数据表
该MPC9772是针对3.3 V兼容， 1:12基于PLL时钟发生器
在中档高性能低偏移时钟分配
高性能的网络，计算和电信应用。与输出
频率高达240 MHz ，输出偏斜小于250 ps的设备满足
最苛刻的时钟应用的需求。
特点
1:12基于PLL的低电压时钟发生器
3.3 V电源
内部上电复位
产生的信号屌高达240 MHz
250 ps的最大输出偏移
片上晶体振荡器的时钟基准
两个LVCMOS PLL的参考时钟输入
外部PLL反馈支持零延迟功能
各种反馈和输出分频器（见
应用信息
部分）
最多支持三个生成单独的输出时钟频率
同步输出时钟停止电路为每个输出的
掉电支持
可驱动多达24时钟线
环境温度范围0 ° C至+ 70°C
引脚和功能兼容的MPC972
52引脚无铅封装
NRND - 不推荐用于新设计
采用更换部件ICS87972DYI -147
MPC9772
3.3 V LVCMOS 1:12
PLL时钟发生器
AE后缀
52引脚LQFP封装
无铅封装
CASE 848D -03
功能说明
在MPC9772采用PLL技术，频率锁定其输出到输入参考时钟。正常运行
MPC9772需要PLL反馈输出QFB的反馈输入FB_IN的连接，关闭PLL反馈路径。该
参考时钟频率和分频器，用于反馈路径确定VCO频率。两者必须被选择为匹配
VCO的频率范围。该MPC9772功能频率可编程的输出12之间为一个广泛的层面
以及输出输入关系，例如1 ：1,2 ：1,3 ：1,3 ：2,4 ：1,4 ：3,5 ： 1,5 ： 2,5 ：3,5 ：4， 5： 6,6 ： 1,8 ： 1和8 ： 3 。
该QSYNC输出将指示何时发生了上述关系的重合上升边缘。的可选择性
反馈频率无关的输出频率。这允许输入参考的非常灵活的编程
与输出频率的关系。输出频率可以是输入参考的奇数或偶数倍。此外
和灰的输出频率可以小于输入频率的应用中的频率需要由非减小
二进制因素。的MPC9772也支持其输出银行之一相对于另一个输出银行180相移。
该QSYNC输出反映了QA和QC输出之间的相位关系，并且可以用于系的产生
统的基准定时信号。
该REF_SEL引脚选择内部晶振或LVCMOS兼容的输入作为参考时钟信号。两
提供时钟冗余支持替代LVCMOS兼容的时钟输入。该PLL_EN控制选择PLL
用于测试和诊断旁路配置。在这种结构中，所选择的输入参考时钟被直接路由到输出
分频器绕过PLL 。该PLL旁路是完全静态的，最低时钟频率规格和其他所有PLL煤焦
Cucumis Sativus查阅全文不适用。
该输出可以单独禁用（在逻辑低状态停止）通过编程的串行接口CLOCK_STOP
MPC9772 。该MPC9772具有内部上电复位。
该MPC9772是完全3.3 V兼容，无需外部环路滤波器元件。所有输入（除XTAL ）接受
LVCMOS信号，同时输出提供LVCMOS兼容的水平上驱动终止50的能力
传输
线。对于串联端接的传输线，每条的MPC9772输出能够驱动一个或两个迹线给出的器件的
1:24有效的扇出。该器件的引脚和功能兼容的MPC972和封装在一个52引脚LQFP封装。
MPC9772第7版2013年1月8日
1
2013集成设备技术有限公司
MPC9772数据表
3.3V LVCMOS 1:12 PLL时钟发生器
所有的输入电阻器具有为25kΩ的值
XTAL_IN
XTAL_OUT
XTAL
V
CC
CCLK0
CCLK1
CCLK_SEL
REF_SEL
FB_IN
VCO_SEL
PLL_EN
V
CC
FSEL_A [0：1 ]
FSEL_B [0：1 ]
FSEL_C [0：1 ]
FSEL_FB [0： 2]
V
CC
INV_CLK
STOP_DATA
STOP_CLK
MR / OE
12
上电复位
2
2
2
3
0
1
V
CC
FB
PLL
1
0
REF
VCO
2
1
0
1
0
1
4, 6, 8, 12
4, 6, 8, 10
2, 4, 6, 8
4, 6, 8, 10
12, 16, 20
同步脉冲
QA0
银行
CLK
停止
QA1
QA2
QA3
QB0
B组
CLK
停止
QB1
QB2
QB3
C银行
CLK
停止
0
1
CLK
停止
QC0
QC1
QC2
QC3
QFB
CLK
停止
QSYNC
时钟停止
图1.逻辑图
GND
QB0
V
CC
QB1
GND
QB2
V
CC
QB3
FB_IN
GND
QFB
V
CC
FSEL_FB0
FSEL_B1
FSEL_B0
FSEL_A1
FSEL_A0
QA3
V
CC
QA2
GND
QA1
VCC
QA0
GND
VCO_SEL
39 38 37 36 35 34 33 32 31 30 29 28 27
26
40
25
41
24
42
23
43
22
44
21
45
20
46
MPC9772
19
47
18
48
17
49
16
50
15
51
14
52
1 2 3 4 5 6 7 8 9 10 11 12 13
GND
MR / OE
STOP_CLK
STOP_DATA
FSEL_FB2
PLL_EN
REF_SEL
CCLK_SEL
CCLK0
CCLK1
XTAL_IN
XTAL_OUT
VC
C_PLL
FSEL_FB1
QSYNC
GND
QC0
V
CC
QC1
FSEL_C0
FSEL_C1
QC2
V
CC
QC3
GND
INV_CLK
图2. MPC9772 52引脚封装引脚
（ TOP VIEW ）
MPC9772第7版2013年1月8日
2
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MPC9772数据表
3.3V LVCMOS 1:12 PLL时钟发生器
表1.引脚配置
针
CCLK0
CCLK1
XTAL_IN ， XTAL_OUT
FB_IN
CCLK_SEL
REF_SEL
VCO_SEL
PLL_EN
MR / OE
FSEL_A [0：1 ]
FSEL_B [0：1 ]
FSEL_C [0：1 ]
FSEL_FB [0： 2]
INV_CLK
STOP_CLK
STOP_DATA
QA[0-3]
QB[0-3]
QC[0-3]
QFB
QSYNC
GND
V
CC_PLL
V
CC
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
产量
产量
供应
供应
供应
I / O
输入
输入
TYPE
LVCMOS PLL的参考时钟
LVCMOS替代PLL的参考时钟
类似物
晶体振荡器接口
功能
LVCMOS PLL反馈信号输入，连接到一个QFB
LVCMOS LVCMOS时钟基准选择
LVCMOS LVCMOS / PECL参考时钟选择
LVCMOS VCO工作频率选择
LVCMOS PLL使能/ PLL旁路模式选择
LVCMOS输出启用/禁用（高阻抗三态）和器件复位
LVCMOS分频器选择银行A输出
LVCMOS分频器选择银行B输出
LVCMOS分频器选择C银行输出
LVCMOS分频器选择的QFB输出
用于输出QC2和QC3 LVCMOS时钟相位选择
LVCMOS时钟输入时钟停止电路
LVCMOS配置数据输入时钟停止电路
LVCMOS时钟输出（ A银行）
LVCMOS时钟输出（ B组）
LVCMOS时钟输出（ C银行）
LVCMOS PLL反馈输出。连接到FB_IN 。
LVCMOS同步脉冲输出
地
V
CC
V
CC
负电源
PLL电源正极（模拟电源） 。建议使用外部RC
过滤器的模拟电源引脚V
CC_PLL
。详情请参阅应用部分。
正电源的I / O和内核。所有V
CC
引脚都必须连接到正电源
供应正确操作
MPC9772第7版2013年1月8日
3
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MPC9772数据表
3.3V LVCMOS 1:12 PLL时钟发生器
表2.函数表（配置控制）
控制
REF_SEL
CCLK_SEL
VCO_SEL
PLL_EN
默认
1
1
1
1
0
选择CCLKx作为PLL的参考时钟
选择CCLK0
1
选择晶体振荡器作为PLL的
参考时钟
选择CCLK1
选择VCO2 。 VCO的频率是由2（低VCO的选择VCO1一个因子进行缩放。 （高VCO频率范围）
频率范围） 。
测试模式，绕过了PLL 。参考时钟被取代为正常操作模式并启用锁相环。
内部VCO输出。 MPC9772是完全静态的，并没有最低频率
限制适用。所有的PLL与交流的特点是不适用的。
QC2和QC3是同相的QC0和QC1
QC2和QC3被反转（ 180°相移）
相对于QC0和QC1
INV_CLK
MR / OE
1
1
输出禁用（高阻态）和器件复位。中
输出启用（激活）
重置/输出禁止PLL反馈回路是开放的，内部VCO
绑定到它的最低频率。在MPC9772需要经过任何损失复位
的PLL锁定。 PLL失锁时可能发生的外部反馈路径
被中断。复位脉冲的长度应大于1
参考时钟周期（ CCLKx ） 。该装置由内部加电复位
在上电复位（ POR ）电路。
VCO_SEL ， FSEL_A [0：1 ] ， FSEL_B [0：1 ] ， FSEL_C [0：1 ] ， FSEL_FB [0： 2]控制操作的PLL频率范围和输入/输出频率
比。看
表3
to
表6
和
应用信息
为支持的频率范围和输出到输入频率比。
表3.输出分频器银行A （N
A
)
VCO_SEL
0
0
0
0
1
1
1
1
FSEL_A1
0
0
1
1
0
0
1
1
FSEL_A0
0
1
0
1
0
1
0
1
QA [0：3 ]
VCO8
VCO12
VCO16
VCO24
VCO4
VCO6
VCO8
VCO12
表4.输出分B组（N
B
)
VCO_SEL
0
0
0
0
1
1
1
1
FSEL_B1
0
0
1
1
0
0
1
1
FSEL_B0
0
1
0
1
0
1
0
1
QB [0：3 ]
VCO8
VCO12
VCO16
VCO20
VCO4
VCO6
VCO8
VCO10
表5.输出分频器C银行（N
C
)
VCO_SEL
0
0
0
0
1
FSEL_C1
0
0
1
1
0
FSEL_C0
0
1
0
1
0
qc的[0：3 ]
VCO4
VCO8
VCO12
VCO16
VCO2
MPC9772第7版2013年1月8日
4
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MPC9772数据表
3.3V LVCMOS 1:12 PLL时钟发生器
表5.输出分频器C银行（N
C
)
VCO_SEL
1
1
1
FSEL_C1
0
1
1
FSEL_C0
1
0
1
qc的[0：3 ]
VCO4
VCO6
VCO8
表6.输出分频器的PLL反馈（M ）
VCO_SEL
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FSEL_FB2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FSEL_FB1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FSEL_FB0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
QFB
VCO8
VCO12
VCO16
VCO20
VCO16
VCO24
VCO32
VCO40
VCO4
VCO6
VCO8
VCO10
VCO8
VCO12
VCO16
VCO20
表7.一般规格
符号
V
TT
MM
HBM
LU
C
PD
C
IN
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
功率耗散电容
输入电容
200
2000
200
12
4.0
民
典型值
V
CC
2
最大
单位
V
V
V
mA
pF
pF
每路输出
输入
条件
表8.绝对最大额定值
(1)
符号
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
–65
特征
民
–0.3
–0.3
–0.3
最大
3.9
V
CC
+0.3
V
CC
+0.3
20
50
125
单位
V
V
V
mA
mA
C
条件
1.绝对最大额定值连续超出其可能会损坏设备的最大值。暴露于这些
条件或条件以外的指示可能器件的可靠性产生不利影响。在绝对最大额定值的功能操作
条件是不是暗示。
MPC9772第7版2013年1月8日
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