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AFE7222
AFE7225
SLOS711B - 2011年11月 - 修订2012年3月
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10.7串行LVDS ADC RX接口
注：设置MASTER_OVERRIDE_RX位为“1”进入RX LVDS接口之前。
12位ADC的输出数据序列化到每个ADC一个或两个LVDS对。 ADCA和ADCB数据
输出可以是正交的数据或两个独立的接收通道。两个序列模式
可用。
1线模式：
1 LVDS对从每个ADC的数据。它会在DDR的方式序列化到一个操作
频率的6倍格局字速率。一个帧时钟（ ADC_FCLKOUT ）的字速率和位时钟
（ ADC_DCLKOUT ）的6倍。例如： 50MSPS 12位模式将序列化到300MHz的每个LVDS对，
的50MHz和300MHz的位时钟的帧时钟。有效的串行数据速率是600Mbps的因位
转换的上升沿和下降沿位时钟的边沿。
t
CLK
/6
ADC_DCLK
t
h
ADC_DATA
CH一
t
su
t
h
CH B
t
su
A.
B.
C.
t
CLK
= ADC输出帧时钟的时间段。
t
h
是在AFE722x输出所需的最小保持时间。
t
su
是在AFE722x输出所需的最小建立时间。
图10-9 。 RX的1-Wire模式时序图
2线模式下， DDR时钟：
2 LVDS对从每个ADC的数据。它将在DDR方式操作
连载至3倍的格局字速率的频率。一个帧时钟（ ADC_FCLKOUT ）半字
率和位时钟（ ADC_DCLKOUT ）的3倍。例如： 50MSPS 12位模式将序列化到150MHz的
每个LVDS对，为25MHz和150MHz的位时钟的帧时钟。有效的串行数据速率是
300Mbps的每个LVDS对由于位转换的上升沿和下降沿位时钟的边沿。
t
CLK
/3
ADC_DCLK
t
h
ADC_DATA
CH一
t
su
t
h
CH B
t
su
A.
B.
C.
t
CLK
= ADC输出帧时钟的时间段。
t
h
是在AFE722x输出所需的最小保持时间。
t
su
是在AFE722x输出所需的最小建立时间。
图10-10 。 RX 2线模式， DDR时钟时序图
2线模式， SDR时钟：
2 LVDS对从每个ADC的数据。这将在SDR的方式运作
连载至6枚的图案字速率的频率。一个帧时钟（ ADC_FCLKOUT ）的字速率
和位时钟（ ADC_DCLKOUT ）的6倍。例如： 50MSPS 12位模式将序列化到300MHz的上
每个LVDS对，频率为50MHz， 300MHz的位时钟的帧时钟。有效的串行数据速率是300Mbps的
每个LVDS对，由于位在转换位上升时钟边沿。
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