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AFE7222
AFE7225
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SLOS711B - 2011年11月 - 修订2012年3月
10.7.1 LVDS接收接口
输入时钟，
CLK
频率= Fs的
ADC帧时钟，
ADC_FCLK
频率= 1X Fs的
ADC位时钟，
ADC_DCLK
频率= Fs的6X
ADC输出数据，
ADCB_DATA 0
ADCA_DATA 0
数据速率= 12X Fs的
12位序列号
D0
(D11)
D1
(D10)
D2
(D9)
D3
(D8)
D4
(D7)
D5
(D6)
D6
(D5)
D7
(D4)
D8
(D3)
D9
(D2)
D10
(D1)
D11
(D0)
D0
(D11)
D1
(D10)
样品N
样品
N+1
在LSB优先模式下的数据位
D0
(D11)
在MSB优先模式下的数据位
图10-11 。 1线模式
输入时钟，
CLK
频率= Fs的
ADC帧时钟，
ADC_FCLK
频率= 1X Fs的
ADC位时钟 - DDR （ DEF ）
DCLK
频率= Fs的3倍
ADC位时钟 - SDR
DCLK
频率= Fs的6X
在按字节
模式
（默认）
输出数据（最低有效字节）
ADCA_DATA _1
ADCB_DATA _0
输出数据（ MSB字节）
ADCA_DATA _0
ADCB_DATA _1
D0
(D5)
D1
(D4)
D2
(D3)
D3
(D2)
D4
(D1)
D5
(D0)
D0
(D5)
D1
(D4)
D2
(D3)
D3
(D2)
D4
(D1)
D5
(D0)
D6
(D11)
D7
(D10)
D8
(D9)
D9
(D8)
D10
(D7)
D11
(D6)
D6
(D11)
D7
(D10)
D8
(D9)
D9
(D8)
D10
(D7)
D11
(D6)
数据速率= 6× Fs的
中位智者
模式
输出数据（即使位）
ADCA_DATA _1
ADCB_DATA _0
输出数据（奇数位）
ADCA_DATA _0
ADCB_DATA _1
D0
(D10)
D1
(D11)
D2
(D8)
D3
(D9)
D4
(D6)
D5
(D7)
D6
(D4)
D7
(D5)
D8
(D2)
D9
(D3)
D10
(D0)
D11
(D1)
D0
(D10)
D1
(D11)
D2
(D8)
D3
(D9)
D4
(D6)
D5
(D7)
D6
(D4)
D7
(D5)
D8
(D2)
D9
(D3)
D10
(D0)
D11
(D1)
以字为单位
模式
输出数据（样本N）
ADCA_DATA _1
ADCB_DATA _0
D0
(D11)
D1
(D10)
D2
(D9)
D3
(D8)
D4
(D7)
D5
(D6)
D6
(D5)
D7
(D4)
D8
(D3)
D9
(D2)
D10
(D1)
D11
(D0)
输出数据（样本N + 1 ）
ADCA_DATA _0
ADCB_DATA _1
D0
(D11)
D1
(D10)
D2
(D9)
D3
(D8)
D4
(D7)
D5
(D6)
D6
(D5)
D7
(D4)
D8
(D3)
D9
(D2)
D10
(D1)
D11
(D0)
在LSB优先模式下的数据位
D0
(D5)
在MSB优先模式下的数据位
白细胞=样品N
灰色的细胞样品= N + 1
图10-12 。 2线模式
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