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AFE7222
AFE7225
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SLOS711B - 2011年11月 - 修订2012年3月
10数字接口
该数字接口是能够在两种不同的模式下工作的 - 交错并行CMOS和
串行LVDS 。操作的所支持的最大速度的变化取决于模式，其中
数字接口正在运行。 AFE722x对ADC_CLK的最大频率和约束
DAC_CLK 。通过这些限制，全面表显示了不同的最高频率
在不同接口的时钟被列入
表10-1 。
下表显示的AFE7225的各种时钟动作的最大频率
LVDS
接口模式（设置寄存器位REG_LVDS_TX =' 1 '把DAC的LVDS接口模式，
MASTER_OVERRIDE_RX ='1'和REG_LVDS_RX ='1'把ADC中的LVDS接口模式）。
表10-1 。最大接口速率的LVDS模式
RX路径
线模式
（寄存器位
TWOWIRE_RX ）
SDR或
DDR
（寄存器位
SDR_RX ）
DDR
抽取因子
（寄存器位
RX_DEC_FIL_EN ，
RX_DEC_FIL_EN_SRC ）
1
2
1
2
1
2
最大的ADC
采样
时钟
（ ADC_CLK
(1)
)
兆赫
65
ADC的最大帧时钟
（ ADC_FCLKOUTP / N）
兆赫
65
32.5
125
62.5
65
32.5
最高位ADC时钟
（ ADC_DCLKOUTP / N）
兆赫
390
195
375
187.5
390
195
最大串行输出数据
率（ ADCx_DATA_nP / N）
Mbps，按线
780
390
750
375
390
195
1-wire
2-wire
DDR
125
2-wire
Tx通道
线模式
（寄存器位
TWOWIRE_TX ）
SDR
65
SDR或
DDR
（寄存器位
SDR_TX ）
通过插值
（寄存器位
TX_INT_MODE （1 ：0），
TX_INT_MODE_SRC ）
1
最大DAC
输出时钟
（ DAC_CLK
(1)
)
兆赫
65
130
250
65
130
250
130
250
250
DAC的最大帧时钟
（ DAC_FCLKINP / N）
兆赫
65
65
62.5
65
65
62.5
130
125
62.5
最大DAC位时钟
（ DAC_DCLKINP / N）
兆赫
390
390
375
390
390
375
390
375
187.5
最大串行输入数据速率
（ ADCx_DATA_nP / N）
Mbps，按线
780
780
750
390
390
375
780
780
375
1-wire
DDR
2
4
1
2-wire
SDR
2
4
1
2-wire
DDR
2
4
(1)
ADC_CLK和DAC_CLK从上CLKINP和CLKINN （差分时钟，一个单端时钟或两个独立的时钟，衍生
单端时钟） 。看
时钟
一节。对于全双工操作需要两个单端时钟，见
满
全双工操作 - 连接注意事项。
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数字接口
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