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Fusion系列混合信号FPGA的
PLL宏
时钟调节块的PLL的功能是由PLL宏支承。需要注意的是锁相环
宏观参考时钟使用CCC块的CLKA输入，这是从全球唯一可
A [ 2 ： 0 ]引脚封装。请参阅
图2-22 2-27页
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该PLL宏提供从单一的参考时钟5派生时钟（三个独立的） 。该PLL
反馈回路可以驱动内部或外部。该PLL宏还提供了掉电
输入和锁定输出信号。在上电期间， POWERDOWN应该被拉低，直到VCC到了。
SEE
图2-19 2-24页
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输入：
CLKA ：选择时钟输入
POWERDOWN （低电平有效） ：禁用的PLL 。默认状态为ON（低电平有效）断电。
锁（高电平有效），表示PLL输出已锁定在输入的参考信号
GLA ， GLB ， GLC ：输出到各自的全球网络
YB ， YC ：允许从CCC输出被路由回FPGA内核
输出：
如先前所述，在PLL允许最多5灵活地和独立地配置的时钟输出。
图2-23 2-28页
说明不同的时钟输出选项和延迟的元素。
如图所示， PLL支持从给定的输入时钟三个不同的输出频率。其中的两个
（ GLB和GLC）可以被路由到的B和C的全球网络，分别和/或路由到设备
核心（ YB和YC ） 。
有5个延迟元件，以支持在所有五个输出（GLA ， GLB ， GLC ，YB和YC）相位控制。
还有，在反馈回路中的延迟元件，其可用于推进时钟相对于所述
参考时钟。
在PLL宏参考时钟可以由一个INBUF宏被驱动以创建复合宏，其中
在I / O宏驱动用硬连线连接的全局缓冲液（具有可编程延迟）。在这
情况下，I / O必须被放置在专用的全局I / O单元中的一个。
该PLL宏参考时钟可以直接从驱动FPGA内核。
该PLL宏参考时钟，也可以从I驱动/ O路由通过FPGA常规路由
面料。在这种情况下，用户必须初始化一个特殊的宏， PLLINT ，从硬连线区分它
I / O连接如前所述。
可视PLL配置中的SmartGen ，可与自由人的SoC和设计师的工具，将得到
根据所输入的频率的必要的内部分压比和所希望的输出频率
由用户选择。的SmartGen允许用户选择不同的延迟和相移值
需要调整的参考时钟（ CLKA ），和所导出的时钟（GLA ， GLB之间的相位，
气液色谱，YB和YC） 。的SmartGen还允许用户选择其中输入时钟是来自。
的SmartGen自动实例化的特殊的宏， PLLINT ，在需要的时候。
修订4
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