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设备架构
具有可编程延迟缓冲器全球
该CLKDLY宏是在不使用PLL的直通时钟源，但是提供的能力来
使用可编程延迟延迟的时钟输入端（图
2-21).
该CLKDLY宏接受的选择
时钟输入端，并增加了用户定义的延迟元件。这个宏产生输出时钟相移
从输入时钟。
该CLKDLY宏可由INBUF宏被驱动以创建复合宏，其中所述的I / O
使用硬连线连接宏观驱动器的全局缓冲区（带有可编程延迟） 。在这种情况下，该
I / O必须放置在专门的全球I / O位置之一。
很多具体的INBUF宏支持多种单端和差分I / O标准
通过Fusion系列的支持。可用INBUF宏的描述
IGLOO ，的ProASIC3 ，
的SmartFusion和Fusion宏库指南。
该CLKDLY宏可以直接从驱动FPGA内核。
该CLKDLY宏也可以从正在通过FPGA常规路由传送的I / O驱动的
面料。在这种情况下，用户必须初始化一个特殊的宏， PLLINT ，从硬连线来区分
I / O连接如前所述。
在自由人的SoC和设计工具的一部分的SmartGen视觉CLKDLY配置允许
用户选择延迟的所需量，并适当地配置了延迟元件。的SmartGen
还允许用户选择输入时钟源。的SmartGen会自动实例化专项
宏， PLLINT ，在需要的时候。
时钟源
输入LVDS / LVPECL宏
时钟调理
产量
GLA
CLK
PADN
PADP
DLYGL [4 ：0]的
INBUF *宏
Y
PAD
Y
GL
or
GLB
or
GLC
图2-21
融合CCC选项：具有可编程延迟缓冲器全球
2- 26
的Visio 4
