电气特性
2.4.4
eTSEC千兆参考时钟时序
表8. EC_GTX_CLK125 AC时序规范
参数/条件
符号
f
G125
t
G125
t
G125R
/t
G125F
民
—
—
—
典型
125
8
—
0.75
1.0
t
G125H
/t
G125
45
47
—
55
53
%
2
最大
—
—
单位
兆赫
ns
ns
笔记
—
—
1
下表提供了eTSEC千兆参考时钟（ EC_GTX_CLK125 ） AC时序规范的芯片。
EC_GTX_CLK125频率
EC_GTX_CLK125周期时间
EC_GTX_CLK上升和下降时间
LV
DD,
TV
DD =
2.5V
LV
DD,
TV
DD =
3.3V
EC_GTX_CLK125占空比
GMII ， TBI
1000BASE -T的RGMII ， RTBI
注意事项：
1.上升和下降时间为EC_GTX_CLK125是从0.5V到2.0V为L / TVDD = 2.5V测量，并且从0.6和2.7V为
L / TVDD = 3.3V 0.6 V和2.7 V.
2. EC_GTX_CLK125用于生成GTX的时钟为eTSEC发射机，用2％的降解。 EC_GTX_CLK125
占空比可以从五十三分之四十七％只要被松开的物理层设备可容忍由eTSEC产生的占空比
GTX_CLK 。看
第2.9.2.6 “， RGMII和RTBI AC时序规范， ”
对于占空比的10Base -T和100Base -T
参考时钟。
2.4.5
DDR时钟时序
表9. DDRCLK AC时序规范
下表提供了DDR时钟（ DDRCLK ） AC时序规范的芯片。
在与推荐工作条件
OV
DD
的3.3V ±5％。
参数/条件
DDRCLK频率
DDRCLK周期时间
DDRCLK上升和下降时间
DDRCLK占空比
DDRCLK抖动
符号
f
DDRCLK
t
DDRCLK
t
KH
, t
KL
t
KHK
/t
DDRCLK
—
民
66
6.0
0.6
40
—
典型
—
—
1.0
—
—
最大
166
15.15
1.2
60
+/– 150
单位
兆赫
ns
ns
%
ps
笔记
1
—
2
—
3, 4
注意事项：
1.
注意事项：
在DDR复杂时钟DDRCLK比率设置必须进行选择，使所得的DDR复杂
时钟频率不超过最大或最小工作频率。看
第2.23.4 ，
“ DDR / DDRCLK PLL比”
对比率的设置。
2.有上升和下降时间为DDRCLK在0.6 V和2.7 V.测
3. DDRCLK司机的闭环带宽的抖动应该是<500千赫为-20 dB 。带宽必须设置为低
允许级联PLL为基础的设备来跟踪DDRCLK司机指定的抖动。
4.对于扩频时钟，指引+ 0 ％至-1 ％，流传下来的调制速率为20kHz之间
60千赫DDRCLK 。
MPC8536E的PowerQUICC III集成处理器的硬件规格，版本5
30
飞思卡尔半导体公司
