电气特性
2.4
2.4.1
输入时钟
系统时钟时序
表6.系统时钟AC时序规范
下表提供了系统时钟（ SYSCLK ） AC时序规范的芯片。
在推荐工作条件（见
表2）
与OV
DD
= 3.3 V± 165 mV的
.
参数/条件
系统时钟频率
系统时钟周期时间
系统时钟上升和下降时间
系统时钟占空比
系统时钟抖动
符号
f
系统时钟
t
系统时钟
t
KH
, t
KL
t
KHK
/t
系统时钟
—
民
33
7.5
0.6
40
—
典型
—
—
1.0
—
—
最大
133
30
2.1
60
+/-150
单位
兆赫
ns
ns
%
ps
笔记
1
—
2
—
3, 4
注意事项：
1.
注意事项：
建行时钟SYSCLK比和e500内核，以建行的时钟比率的设置必须选择使得所得
SYSCLK的频率的e500 （核心）频率，和CCB时钟频率不超过各自的最大或最小值
工作频率。看
第2.23.2 ， “建行/系统时钟PLL比”
和
第2.23.3 ， “ e500内核PLL比”
对比率
设置。
2.有上升和下降时间为SYSCLK在0.6 V和2.7 V.测
3.系统时钟驱动器的闭环带宽的抖动应该是<500千赫为-20 dB 。带宽必须被设置为低，使
级联PLL为基础的设备来跟踪驱动系统时钟与指定的抖动。
4.对于扩频时钟，指引+ 0 ％至-1 ％下调蔓延在20千赫到60千赫之间的调制速率
系统时钟。
2.4.2
PCI时钟时序
当被配置为异步操作的PCI控制器，参考时钟为PCI控制器不是SYSCLK
输入，而是在PCI_CLK 。下表提供了PCI参考时钟AC时序规范的芯片。
表7. PCICLK AC时序规范
在推荐工作条件（见
表2）
与OV
DD
= 3.3 V
±
165毫伏
.
参数/条件
PCICLK频率
PCICLK周期时间
PCICLK上升和下降时间
PCICLK占空比
符号
f
PCICLK
t
PCICLK
t
KH
, t
KL
t
KHK
/t
PCICLK
民
33
15
0.6
40
典型
—
—
1.0
—
最大
66
30
2.1
60
单位
兆赫
ns
ns
%
笔记
—
—
1
—
注意事项：
1.有上升和下降时间为PCICLK在0.6 V和2.7 V.测
2.4.3
实时时钟定时
该RTC输入由平台时钟（CCB时钟）进行采样。采样锁存器的输出然后被用作输入到
PIC和E500的时基单位的柜台。有没有抖动规范。 RTC的最小脉冲宽度
信号应大于2倍的建行时钟的周期。也就是说，最小时钟高电平时间为2
×
t
建行
和最小时钟
较低的时间是2
×
t
建行
。没有最低RTC频率;如果不需要的话，RTC可以接地。
MPC8536E的PowerQUICC III集成处理器的硬件规格，版本5
飞思卡尔半导体公司
29
