高速串行接口（ HSSI ）
SDn_REF_CLK
SDn_REF_CLK
V
CROSS MEDIAN
+ 100毫伏
T
秋天
T
上升
V
CROSS MEDIAN
V
CROSS MEDIAN
V
CROSS MEDIAN
= 100 mV的
SDn_REF_CLK
SDn_REF_CLK
图50.单端测量点的上升和下降时间匹配
的串行解串器参考时钟的其它详细交流要求通过各接口协议定义
基于应用程序的使用。请参阅有关详细信息，以下部分：
第17.2节， “用于PCI Express的串行解串器的时钟AC要求”
16.2.4.1
扩频时钟
SD1_REF_CLK / SD1_REF_CLK被设计成具有扩频时钟工作（ 0至-0.5 ％
在30-33 kHz的速度蔓延是允许的） ，假设两端具有相同的参考时钟。为了获得更好的效果，
无显著无意调制源应该被使用。
SD2_REF_CLK / SD2_REF_CLK不旨在一起使用，并且不应该被提供时钟，扩展
频谱时钟源。
16.3
SERDES发射器和接收器参考电路
SD1_TXn或
50
Ω
SD2_TXn
SD1_RXn或
SD2_RXn
50
Ω
发射机
50
Ω
SD1_TXn或
SD2_TXn
SD1_RXn或
SD2_RXn
50
Ω
接收器
图51
显示了数据的SerDes通道的发送器和接收器的参考电路。
图51.串行解串器发送器和接收器参考电路
的串行解串器的数据线的DC和AC说明书中在下面的部分（的PCI Express ）在此定义
基于所述应用程序的使用文档：
第17条， “ PCI Express的”
请注意，外部AC耦合电容是必需的上述串行传输协议
用在说明书中的每个协议部分中定义的电容值。
MPC8533E的PowerQUICC III集成处理器的硬件规格，版本5
飞思卡尔半导体公司
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