高速串行接口（ HSSI ）
16.2.4
对于串行解串器参考时钟的交流需求
选择的时钟驱动器应该提供低相位噪声高质量的参考时钟和
周期到周期抖动。相位噪声小于100千赫可以由PLL和数据恢复环路进行跟踪和
少的问题。高于15 MHz的相位噪声由PLL过滤。最棘手的相位噪声
发生在1-15 MHz范围内。时钟驱动器的源阻抗应为50
Ω
要匹配
传输线和降低反射，它们是噪声对系统的来源。
表52
描述了一些常见的SGMII AC参数，以及PCI Express协议。
表52.串行解串器参考时钟通用AC参数
参数
上升沿率
下降沿率
差分输入高电压
差分输入低电压
上升沿率（ SDn_REF_CLK ）到下降沿率
（ SDn_REF_CLK ）匹配
符号
上升边沿速率
秋季边沿速率
V
IH
V
IL
上升下降匹配
民
1.0
1.0
+200
—
—
最大
4.0
4.0
—
–200
20
单位
V / ns的
V / ns的
mV
mV
%
笔记
2, 3
2, 3
2
2
1, 4
注意事项：
1.从测量单端波形措施。
2.从测量差分波形拍摄。
3.测量从-200 mV至200 mV的差分波形（从SDn_REF_CLK减SDn_REF_CLK派生）上。该
信号必须是单调的，通过测量区域为上升时间和下降时间。 400 mV测量窗口
围绕所述差分过零点。看
图49 。
4.匹配适用于上升沿率SDn_REF_CLK和SDn_REF_CLK下降沿率。它是用一个测
200mV的窗口中心的中位数交叉点SDn_REF_CLK上升满足SDn_REF_CLK落下。中位数
交叉点被用来计算所述电压阈值的示波器是用于边缘速率的计算。的上升边
SDn_REF_CLK率应该是比较SDn_REF_CLK的下降沿率，允许的最大差额
不超过最慢的边缘速率的20％。看
图50 。
上升沿愤怒
秋季边沿速率
V
IH
= 200毫伏
0.0 V
V
IL
= -200 mV的
SDn_REF_CLK
减
SDn_REF_CLK
图49.差分测量点的上升和下降时间
MPC8533E的PowerQUICC III集成处理器的硬件规格，版本5
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飞思卡尔半导体公司
