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可编程逻辑器件5512VE

在系统可编程

3.3V超宽高密度PLD

特点

第二代超宽高密度

在系统可编程逻辑器件

3.3V电源

- 用户可选择3.3V / 2.5V的I / O

- 24000 PLD盖茨/ 512个宏单元

- 多达256个I / O引脚

- 512寄存器

- 高速全球互联

- 超长通用逻辑块（ 32宏单元）

最佳性能

- 超宽输入门控（ 68输入），用于快速

计数器，状态机，地址解码器等。

- PCB高效的球栅阵列（ BGA ）封装选项

- 接口与标准5V TTL器件

高性能ê

CMOS

技术

—

最大

= 155 MHz的最高工作频率

—

= 6.5 ns的传播延迟

- TTL / 3.3V / 2.5V兼容输入阈值和

输出电平

- 电可擦除和可重复编程

- 非易失性

- 可编程的速度/功率逻辑路径优化

在系统可编程

- 提高生产良率，减少时间用于─

市场和提高产品质量

- 重新编程锡焊设备的快速调试

100 ％的IEEE 1149.1边界扫描可测试性和

3.3V在系统可编程

架构特性

- 增强的引脚锁定结构与单

级别全球路由池和超宽GLBs

- 环绕型乘积项共享阵列支持

多达35个产品条款每个宏单元

- 宏单元支持并发组合和

注册函数

- 宏单元寄存器具有多种控制

选项，包括设置，复位和时钟使能

- 四个专用时钟输入管脚加宏单元

产品期限钟

- 可编程I / O支持可编程总线

抱，拉，开漏和压摆率选项

- 四个全球产品期限输出使能，二

全球OE引脚和每一个乘积项OE

MACROCELL

ispDesignEXPERT - 逻辑编译器和COM-

完整的ISP 装置的设计系统免受高密度脂蛋白

合成THROUGH在系统编程

- 业绩卓越的品质

- 紧密集成了领先的CAE供应商工具

- 提高生产率的时序分析，探索

工具，时序仿真和ispANALYZER

- PC和UNIX平台

功能框图

输入总线

通用

逻辑块

输入总线

通用

逻辑块

输入总线

通用

逻辑块

输入总线

通用

逻辑块

边界

扫描

接口

通用

逻辑块

通用

逻辑块

输入总线

通用

逻辑块

通用

逻辑块

输入总线

通用

逻辑块

全球路由池

（ GRP ）

通用

逻辑块

输入总线

通用

逻辑块

通用

逻辑块

输入总线

通用

逻辑块

输入总线

通用

逻辑块

输入总线

通用

逻辑块

输入总线

通用

逻辑块

输入总线

可编程逻辑器件5000VE说明

在系统可编程逻辑器件5000VE系列的系统内可编程

高密度的逻辑器件是基于通用逻辑

32个注册的宏单元和单块（ GLBs ）

全球路由池（ GRP ）结构互连

GLBs 。

从GLBs输出驱动的全球路由池

在GLBs之间（ GRP ）。交换资源是亲

单元提供了可在全球路由池信号，以驱动

任何或所有设备中的GLBs 。这种机制允许

整个装置快速，高效的连接。

每个GLB包含32个宏单元和一个完全填充，

可编程与阵列160的逻辑乘积项

和三个额外的控制产品方面。该GLB有68

从全球路由池投入其中可用

在这两个真实的补充形式，每一个产品的术语。

在160个乘积项被分组为32套5和

送入一个乘积项共享阵列（ PTSA ），这

允许分享的最多35个乘积项为

一个单一的功能。可替换地， PTSA可以是逐

通过对五个方面的产品或更小的功能。该

三个额外的乘积项被用于共用控制：

复位，时钟，时钟使能和输出使能。

2001莱迪思半导体公司的所有品牌或产品名称均为其各自所有者的注册商标。此处的规格和信息如有

更改，恕不另行通知。

莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。，俄勒冈州希尔斯伯勒97124 ， USA

电话：（ 503 ） 268-8000 ; 1-800- LATTICE ;传真（ 503 ） 268-8556 ; http://www.latticesemi.com

2001年4月

5512ve_03

特定网络阳离子

可编程逻辑器件5512VE

功能框图

图1.系统可编程逻辑器件5512VE功能框图（ 256 -I / O选件）

I / O 207

I / O 206

I / O 205

I / O 204

I / O 223

I / O 222

I / O 221

I / O 220

I / O 255

I / O 254

I / O 253

I / O 252

I / O 243

I / O 242

I / O 241

I / O 240

I / O 227

I / O 226

I / O 225

I / O 224

I / O 239

I / O 238

I / O 237

I / O 236

I / O 211

I / O 210

I / O 209

I / O 208

I / O 195

I / O 194

I / O 193

I / O 192

GOE0

GOE1

输入总线

通用

逻辑块

输入总线

通用

逻辑块

输入总线

通用

逻辑块

输入总线

通用

逻辑块

边界

扫描

接口

TMS

TCK

TDI

TDO

VCCIO

1TOE

I / O 1

I / O 2

I / O 3

通用

逻辑块

输入总线

I / O 191

I / O 190

I / O 189

I / O 188

通用

逻辑块

输入总线

I / O 12

I / O 13

I / O 14

I / O 15

I / O 179

I / O 178

I / O 177

I / O 176

通用

逻辑块

输入总线

I / O 16

I / O 17

I / O 18

I / O 19

I / O 175 / CLK3

I / O 174

I / O 173

I / O 172

通用

逻辑块

输入总线

I / O 28

I / O 29

I / O 30

I / O 31

I / O 163

I / O 162

I / O 161

I / O 160

通用

逻辑块

输入总线

I / O 32

I / O 33

I / O 34

I / O 35

全球路由池

（ GRP ）

通用

逻辑块

输入总线

I / O 159 / CLK2

I / O 158

I / O 157

I / O 156

I / O 44

I / O 45

I / O 46

I / O 47

I / O 147

I / O 146

I / O 145

I / O 144

通用

逻辑块

输入总线

I / O 48

I / O 49

I / O 50

I / O 51

I / O 143

I / O 142

I / O 141

I / O 140

通用

逻辑块

输入总线

I / O 60

I / O 61

I / O 62

I / O 63

I / O 131

I / O 130

I / O 129

I / O 128

通用

逻辑块

输入总线

RESET

通用

逻辑块

输入总线

I / O 92

I / O 93

I / O 94

I / O 95

I / O 80

I / O 81

I / O 82

I / O 83

通用

逻辑块

输入总线

I / O 96

I / O 97

I / O 98

I / O 99

I / O 108

I / O 109

I / O 110

I / O 111

通用

逻辑块

输入总线

I / O 112

I / O 113

I / O 114

I / O 115

I / O 124

I / O 125

I / O 126

I / O 127

CLK 0

CLK 1

1CLK 2

1CLK 3

I / O 64

I / O 65

I / O 66

I / O 67

1. CLK2 ， CLK3和TOE信号复用I / O信号。使用下表来确定哪些I / O

被封装类型共享。

套餐类型

256引脚fpBGA

272 BGA

388引脚fpBGA

388 BGA

复用信号

I / O 131 / CLK3

I / O 131 / CLK 3

I / O 197 / CLK 3

I / O 76

I / O 77

I / O 78

I / O 79

I / O 119 / CLK2

I / O 179 / CLK2

I / O 0 / TOE

特定网络阳离子

可编程逻辑器件5512VE

可编程逻辑器件5000VE说明（续）

32注册的宏单元中的GLB由从动

32输出从PTSA或PTSA绕行。每

宏单元包含一个可编程的异或门一家亲

可编程寄存器/锁存器和必要的时钟和

控制逻辑允许组合或注册操作

化。宏单元各具有两个输出端，组合

和注册。从这种双输出能力

宏可以有效地利用硬件资源。

一个输出可以是例如一个注册功能，

而另一个输出可以是不相关的组合

功能。从I / O焊盘设施的直接寄存器输入

大老有效地利用这一特性来构建高速

输入寄存器。

宏单元的寄存器可以从几个中的一个时钟源

设备上可用的全局或乘积项时钟。一

全球和产品长期时钟使能也可用于

每个寄存器，省去了栅极的时钟到

宏单元的寄存器。重置宏蜂窝寄存器

从全局信号提供，其极性是用户自

可选。宏蜂窝寄存器可以被编程为

作为一个D型寄存器或D型锁存器。

从GLB的32个输出可驱动两个全球

路由池和设备的I / O单元。全球路由

池包含每一个宏单元输出一个输入和

每个I / O引脚的一个输入。

输入缓冲器的阈值具有可编程的TTL / 3.3V /

2.5V兼容水平。输出驱动器可以源

4mA到沉8毫安在3.3V模式。输出驱动器

有一个独立的VCCIO参考输入是不知疲倦

悬垂的主要VCC电源为设备的。这

功能允许单独的输出驱动器来驱动或者

3.3V （从设备的VCC ）或2.5V （从VCCIO引脚）

输出电平，而该设备的逻辑和输出电流

驱动器由设备供应（ VCC ）供电。输出

驱动程序还提供了独立的可编程边缘

率和开漏能力。可编程的上拉

电阻器提供配合关闭未使用的输入。另外，

可编程总线保持锁存器可容纳三态

在他们的最后有效的状态输出，直到公交车再次变

一些设备。

表1.系统可编程逻辑器件5000VE家庭

套餐类型

设备

可编程逻辑器件5128VE

可编程逻辑器件5256VE

可编程逻辑器件5384VE

可编程逻辑器件5512VE

GLBs

宏单元

128

256

384

512

100 TQFP

—

72 I / O

—

128 TQFP

96 I / O

—

256引脚fpBGA

—

144 I / O

192 I / O

272 BGA

—

144 I / O

192 I / O

388引脚fpBGA

—

256 I / O

388 BGA

—

256 I / O

在系统可编程逻辑器件5000VE系列具有3.3V ，非易失性IN-

系统编程为逻辑和

互连结构，提供了装置来开发

真正的可重构系统。编程实现

通过行业标准的IEEE 1149.1兼容

边界扫描接口。边界扫描测试是也

通过同一接口的支持。

提供增强的，多细胞的安全方案

防止读取JEDEC编程文件

固定时。后使用该设备已被保护

这种机制，以清除安全的唯一方式是向

执行批量擦除指令。

可编程逻辑器件5000VE家庭成员

来自128个宏单元的可编程逻辑器件5000VE家庭范围

512个宏单元和一个3.3V电源工作

供应量。所有家庭成员将可以使用多个

封装选项。在系统可编程逻辑器件5000VE家庭设备

矩阵示出了各种bondout选项示于

在下表中。

该互连结构（GRP）是非常相似的晶格的

现有系统可编程逻辑器件1000，2000和3000系列，但与

增强互连结构优化的引脚锁定

和逻辑路由。这省去了注册

I / O单元或输出路由池。

在系统可编程逻辑器件5000VE包括创新为特色的

在系统可编程逻辑器件5000VA家庭与几个Tures的

增强功能。宏小区进行了优化，该T形

型触发器选项被除去。以提高效率

设计适合的产品期限复位逻辑简化

和极性的选择以及全球预设

功能被除去。可编程输出延迟

功能（选件歪斜）也将被删除。其结果是，在

可编程逻辑器件5000VE不JEDEC与兼容的可编程逻辑器件

5000VA 。可编程逻辑器件5000VA和5000VE引脚可能会有所不同

在同一个包中，但是所有的编程和

电源/接地管脚都位于相同的位置。

特定网络阳离子

可编程逻辑器件5512VE

图2.系统可编程逻辑器件5512VE框图（ 256个I / O版）

I / O

GLB8

GLB7

I / O

160

CLK2

I / O

GLB9

GLB6

I / O

160

CLK3

I / O

GLB10

GLB5

I / O

160

I / O

GLB11

GLB4

I / O

160

768

160

接下页

CLK0

CLK1

GOE0

GOE1

RESET

特定网络阳离子

可编程逻辑器件5512VE

图2.系统可编程逻辑器件5512VE框图（ 256个I / O版） - 续

续上页

I / O

GLB12

GLB3

I / O

160

I / O

GLB13

GLB2

I / O

160

768

160

I / O

GLB14

GLB1

I / O

160

I / O

GLB15

GLB0

I / O

IO0/TOE

160