IS61VPD25636A IS61LPD25636A
IS61VPD51218A IS61LPD51218A
256K X 36 ， 512K ×18
9 Mb的同步流水式，
双循环DESELECT静态RAM
ISSI
2005年5月
特点
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
使用MODE输入突发顺序控制
三个芯片使能选项进行简单的深度
扩展和地址流水线
常见的数据输入和数据输出
取消选择时自动掉电
双循环取消
在间歇模式来减少功耗待机
JTAG边界扫描的PBGA封装
电源
LPD ： V
DD
3.3V + 5%, V
DDQ
3.3V/2.5V + 5%
VPD ： V
DD
2.5V + 5%, V
DDQ
2.5V + 5%
JEDEC 100引脚TQFP ，
119引脚PBGA和165引脚PBGA封装
描述
该
ISSI
IS61LPD / VPD25636A和IS61LPD / VPD51218A
是高速，低功耗的同步静态RAM DE-
签订了提供破裂的，高性能的内存
通信和网络应用。该IS61LPD /
VPD25636A组织为262,144字36位，而
在IS61LPD / VPD51218A组织为524,288字
由18位。与制造
ISSI
先进的CMOS技
术，该器件集成了2位串计数器，高速
SRAM的核心，和高驱动能力输出到一个单一的
单片电路。所有同步输入通过
由一个正边沿触发的单控制寄存器
时钟输入。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是一到四
字节宽的写控制输入作为控制。
单独的字节使能允许写入单个字节。
通过使用字节进行字节写入操作
写使能（ BWE ）的输入相结合的一个或多个
单个字节的写信号（ BWX ） 。此外，全球
写（ GW ）可用于编写所有字节在同一时间，
不管字节写控制。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）
输入引脚。可生成后续的脉冲串地址
内部和由受控
ADV
（突发地址
提前）输入引脚。
在模式引脚用于选择该串序列顺序，
当该引脚连接到低电平线性脉冲串来实现的。
当该引脚为高电平或交错突发实现
悬空。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
250
2.6
4
250
200
3.1
5
200
单位
ns
ns
兆赫
2005集成芯片解决方案， Inc.保留所有权利。 ISSI公司保留更改本规范及其产品在任何时候，恕不另行通知。 ISSI不承担任何责任
所产生的本文所述的任何信息，产品或服务的使用或应用。建议客户依赖于任何之前获得此设备规范的最新版本
公布的信息及订货产品之前。
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
05/09/05
1
IS61VPD25636A ， IS61VPD51218A ， IS61LPD25636A ， IS61LPD51218A
框图
模式
Q0
A0'
ISSI
CLK
CLK
A0
二进制
计数器
ADV
ADSC
ADSP
CE
CLR
Q1
A1'
A1
256Kx36;
512Kx18
存储阵列
16/17
18/19
18/19
A
D
Q
地址
注册
CE
CLK
36,
或18
36,
或18
GW
BWE
BW （ a至d ）
X18 ： A，B
对x36 ： a至d
DQ （ a至d ）
字节写
注册
CLK
D
Q
CE
CE2
CE2
D
Q
2/4/8
启用
注册
CE
CLK
输入
注册
CLK
产量
注册
CLK
OE
36,
或18
DQA - DQD
D
Q
启用
延迟
注册
CLK
OE
2
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
05/09/05
IS61VPD25636A ， IS61VPD51218A ， IS61LPD25636A ， IS61LPD51218A
ISSI
165引脚BGA
165球， 13x15毫米BGA
1毫米球间距， 11×15阵列球
119引脚BGA
119球， 14x22毫米BGA
1毫米球间距， 7x17球阵列
底部视图
底部视图
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
05/09/05
3
IS61VPD25636A ， IS61VPD51218A ， IS61LPD25636A ， IS61LPD51218A
119 BGA封装引脚配置 -
256K
X
36 （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQC
DQC
V
DDQ
DQC
DQC
V
DDQ
DQD
DQD
V
DDQ
DQD
DQD
NC
NC
V
DDQ
2
A
CE2
A
DQPc
DQC
DQC
DQC
DQC
V
DD
DQD
DQD
DQD
DQD
DQPd
A
NC
TMS
3
A
A
A
VSS
VSS
VSS
BWC
VSS
NC
VSS
BWD
VSS
VSS
VSS
模式
A
TDI
4
ADSP
ADSC
V
DD
NC
CE
OE
ADV
GW
V
DD
CLK
NC
BWE
A
1
*
A
0
*
V
DD
A
TCK
5
A
A
A
VSS
VSS
VSS
BWB
VSS
NC
VSS
BWA
VSS
VSS
VSS
NC
A
TDO
6
A
A
A
DQPb
DQB
DQB
DQB
DQB
V
DD
DQA
DQA
DQA
DQA
DQPa
A
NC
NC
7
V
DDQ
NC
NC
DQB
DQB
V
DDQ
DQB
DQB
V
DDQ
DQA
DQA
V
DDQ
DQA
DQA
NC
ZZ
V
DDQ
ISSI
注意：
* A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
引脚说明
符号
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE，
CE2
BWX
（ X = A -d）中
BWE
引脚名称
地址输入
同步突发地址输入
同步突发地址
ADVANCE
地址状态处理器
地址状态控制器
全局写使能
同步时钟
同步芯片选择
同步字节写入控制
字节写使能
符号
OE
ZZ
模式
TCK ， TDO
TMS ， TDI
NC
DQA - DQD
DQPa钯
V
DD
V
DDQ
VSS
无连接
数据输入/输出
输出电源
电源
输出电源
地
引脚名称
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
JTAG管脚
4
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
05/09/05
IS61VPD25636A ， IS61VPD51218A ， IS61LPD25636A ， IS61LPD51218A
119 BGA封装的引脚配置
512K
X
18 （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQB
NC
V
DDQ
NC
DQB
V
DDQ
NC
DQB
V
DDQ
DQB
NC
NC
NC
V
DDQ
2
A
CE2
A
NC
DQB
NC
DQB
NC
V
DD
DQB
NC
DQB
NC
DQPb
A
A
TMS
3
A
A
A
VSS
VSS
VSS
BWB
VSS
NC
VSS
VSS
VSS
VSS
VSS
模式
A
TDI
4
ADSP
ADSC
V
DD
NC
CE
OE
ADV
GW
V
DD
CLK
NC
BWE
A
1
*
A
0
*
V
DD
NC
TCK
5
A
A
A
VSS
VSS
VSS
VSS
VSS
NC
VSS
BWA
VSS
VSS
VSS
NC
A
TDO
6
A
A
A
DQPa
NC
DQA
NC
DQA
V
DD
NC
DQA
NC
DQA
NC
A
A
NC
7
V
DDQ
NC
NC
NC
DQA
V
DDQ
DQA
NC
V
DDQ
DQA
NC
V
DDQ
NC
DQA
NC
ZZ
V
DDQ
ISSI
注意：
* A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是
所需。
引脚说明
符号
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE，
CE2
BWX
（ X = A ，二）
BWE
引脚名称
地址输入
同步突发地址输入
同步突发地址
ADVANCE
地址状态处理器
地址状态控制器
全局写使能
同步时钟
同步芯片选择
同步字节写入控制
字节写使能
符号
OE
ZZ
模式
TCK ， TDO
TMS ， TDI
NC
DQA ， DQB
DQPa铅
V
DD
V
DDQ
VSS
无连接
数据输入/输出
输出电源
电源
输出电源
地
引脚名称
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
JTAG管脚
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
05/09/05
5
QQ：2880707522 复制
