3.3伏高密度SUPERSYNC II
窄总线FIFO
512 x 18/1,024 x 9, 1,024 x 18/2,048 x 9
2,048 x 18/4,096 x 9, 4,096 x 18/8,192 x 9
8,192 x 18/16,384 x 9, 16,384 x 18/32,768 x 9
32,768 x 18/65,536 x 9, 65,536 x 18/131,072 x 9
IDT72V223 ， IDT72V233
IDT72V243 ， IDT72V253
IDT72V263 ， IDT72V273
IDT72V283 ， IDT72V293
产品特点：
请选择以下内存组织之间：
IDT72V223
512 x 18/1,024 x 9
IDT72V233
1,024 x 18/2,048 x 9
IDT72V243
2,048 x 18/4,096 x 9
IDT72V253
4,096 x 18/8,192 x 9
IDT72V263
8,192 x 18/16,384 x 9
IDT72V273
16,384 x 18/32,768 x 9
IDT72V283
32,768 x 18/65,536 x 9
IDT72V293
65,536 x 18/131,072 x 9
与IDT72V255LA / 72V265LA功能是兼容的
IDT72V275 / 72V285 SuperSync FIFOs
截至时钟频率为166 MHz运行
用户可选的异步读取和/或写入端口（ BGA只）
用户可选的输入和输出端口，总线上浆
- X9到了X9
- X9在以X18出
- X18中出X9
- X18到X18出
引脚对引脚兼容， IDT72V2103 / 72V2113的高密度
大端/小端用户选择字节表示
5V容限输入
固定，先低时延字
零延迟重发
自动关机最大限度地降低待机功耗
主复位清除整个FIFO
部分复位清除数据，但保留可编程设置
空，满和半满标志信号FIFO状态
可编程几乎空和几乎全部的标志，每个标志可
默认为8个预选偏移1
可选的同步/异步时序模式Almost-
空的，几乎全旗
程序可编程标志由串行或并行方式
选择IDT标准时间（使用
EF
和
FF
标志） ，或第一个字
砸锅时间（使用
OR
和
IR
标志）
输出使能卖出期权数据输出为高阻抗状态
在深度和宽度易于扩展
JTAG端口，提供边界扫描功能（仅BGA ）
独立的读写时钟（允许读取和写入
同时进行）
可在一个80引脚薄型四方扁平封装（ TQFP ）或100引脚球
栅阵列（BGA ）（附加功能）
高性能的亚微米CMOS技术
工业级温度范围（ ？ 40 ° C至+ 85°C ），可
°
°
功能框图
*可对
BGA封装而已。
D
0
-D
n
（ X9和X18 ）
文
WCLK / WR
*
输入寄存器
LD SEN
偏移寄存器
FF / IR
PAF
EF /或
PAE
HF
FWFT / SI
PFM
FSEL0
FSEL1
*
ASYW
写控制
逻辑
写指针
RAM阵列
512× 18或1024 ×9
1,024× 18或2048 ×9
2048 ×18或4096 ×9
4096 ×18或8192 ×9
8,192 ×18或16,384 ×9
16,384 ×18或32,768 ×9
32,768 ×18或65,536 ×9
65,536 ×18或131,072 ×9
旗
逻辑
读指针
BE
IP
IW
OW
太太
PRS
控制
逻辑
公共汽车
CON组fi guration
RESET
逻辑
输出寄存器
读
控制
逻辑
RT
RM
ASYR
*
RCLK / RD
*
*
**
*
TCK
TRST
TMS
TDI
TDO
JTAG控制
（边界扫描）
*
OE
Q
0
-Q
n
（ X9和X18 ）
任
*
4666 drw01
IDT和IDT标志是集成设备技术公司的注册商标。该SuperSync II FIFO是集成设备技术公司的商标。
商用和工业温度范围
1
2003
集成设备技术， Inc.保留所有权利。产品规格如有变更，恕不另行通知。
2003年9月
DSC-4666/12
IDT72V223 / 233 /二百五十三分之二百四十三/ 273分之263 / 293分之283 3.3V高密度SUPERSYNC II
TM
窄总线FIFO
512 ×18 ， 1K X 9/18 ， 2K X 9/18 ， 4K X 9/18 ， 8K X 9/18 ， 16K X 9/18 ， 32K X 9/18 ， 64K X 9/18 ， 128K ×9
商业和工业
温度范围
描述：
该IDT72V223 / 72V233 / 72V243 / 72V253 / 72V263 / 72V273 / 72V283 /
72V293是非常深的，高速， CMOS先入先出（ FIFO ）
回忆主频读写控制和灵活的总线匹配X9 /
×18的数据流。这些FIFO提供了众多的改进，比以前的
SuperSync的FIFO ，其中包括以下内容：
灵活的X9 /两个X18总线匹配读写端口
的一个时钟输入的频率的相对于其它的限制
已被除去。该频率选择引脚（ FS）已被去除，
因此，不再需要来选择其中的两个时钟输入，
RCLK和WCLK ，是在更高的频率下运行。
通过重传操作所需的周期是固定的，现在短。
第一个字数据潜伏期，从时间的第一个字被写入到
空FIFO它可以读取的时间，现在是固定的，短的。 （变量
与潜伏期相关的时钟周期的延迟计算发现
以前SuperSync设备已经在这个SuperSync家庭淘汰。 ）
在读异步/同步翻译或写端口
高密度发行高达1 Mbit
总线匹配SuperSync的FIFO特别适合于网络，
视频，电信，数据通信和其它应用
需要缓存大量数据，并匹配不等尺寸的总线。
销刀豆网络gurations
WCLK
PRS
太太
LD
FWFT / SI
FF / IR
PAF
OW
FSEL0
HF
FSEL1
BE
IP
V
CC
PAE
PFM
EF /或
RM
RCLK
任
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
指数
文
SEN
DNC
(1)
V
CC
DNC
(1)
IW
GND
D17
V
CC
D16
D15
D14
D13
GND
D12
D11
D10
D9
D8
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
RT
OE
V
CC
Q17
Q16
GND
GND
Q15
Q14
V
CC
Q13
Q12
GND
Q11
GND
Q10
V
CC
Q9
Q8
Q7
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
4666 drw02
注意：
1. DNC =请勿连接。
D7
D6
GND
D5
D4
D3
D2
D1
D0
GND
Q0
Q1
GND
Q2
Q3
V
CC
Q4
Q5
GND
Q6
TQFP （ PN80-1 ，订货代码： PF ）
顶视图
2
IDT72V223 / 233 /二百五十三分之二百四十三/ 273分之263 / 293分之283 3.3V高密度SUPERSYNC II
TM
窄总线
IDT72V263 / 273 / 293分之283 /一百一十三分之一百〇三3.3V高密度SUPERSYNC II
TM
窄总线FIFO先进先出
XX18 8K ，16K X 9/18 ， 2K X 9/18 ， 4K X 9/18 ， 8K 128K X 16K x256K ×9 / 18,9 / 18 ， 64K X 9/18 ， 128K ×9
512 18 ， 1K X 9/18 ， 32K X 9/18 ， 64K X 9/18 ， X 9/18 ， 9/18 ， 9/18 ， 32K X 512K X9
商业和工业
温度范围
描述（续）
每个FIFO具有一个数据输入端口（D
n
）和一个数据输出端口（Q
n
），两者的
这可以假定任一个18位或9位的宽度，由该状态决定
外部控制输入引脚宽度（ IW ）和输出宽度（ OW ）硕士期间
重置周期。
输入端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输入端口
通过写时钟（ WCLK ）输入和写使能（ WEN）输入控制。数据
本在DN上的数据输入被写入FIFO上的每个上升沿
当WCLK
文
为有效。在异步模式下只有WR
输入用于写入数据到FIFO。数据被写入在WR的上升沿
该
文
输入要依赖于它的活动状态， （ LOW ） 。
输出端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输出端口是
通过读时钟（ RCLK ）输入和读使能（ REN）输入控制。数据
从FIFO中读取RCLK时的每个上升沿
任
为有效。
在异步操作仅RD输入用于读取从数据
FIFO。数据被读出在RD，所述的上升沿
任
输入应该连接到其
活动状态，LOW 。当选择了输出端口的异步操作
在FIFO必须对标准的IDT模式进行配置，并且
OE
使用的输入
提供输出，尺寸Qn三态控制。
两个RCLK和WCLK信号的频率可以从0变
到f
最大
完全独立。有在频率没有限制
的一个时钟输入相对于另一个。
有操作这些设备的两种可能的时序模式： IDT
标准模式和第一个字告吹（ FWFT ）模式。
In
IDT标准模式，
写入到一个空的FIFO的第一个字也不会出现
上的数据输出线，除非执行一个特定的读操作。读
运算，它由激活的
任
并实现上升RCLK边缘，
会从内部存储器中的字转移到数据输出线。
In
FWFT模式，
写入到一个空的FIFO中的第一个字是直接主频
到RCLK信号的3转换后的数据输出线。一
任
是否
引脚配置（续）
A1球焊垫角
A
WCLK
PRS
太太
SEN
LD
PAF
FSEL0
HF
BE
ASYR
PFM
PAE
RM
EF /或
RT
任
B
文
FWFT / SI
FF / IR
OW
FSEL1
IP
RCLK
OE
C
ASYW
V
CC
V
CC
V
CC
V
CC
V
CC
D
D17
IW
D15
V
CC
V
CC
GND
GND
GND
GND
GND
GND
GND
GND
V
CC
V
CC
Q16
Q14
Q17
Q15
E
D16
F
D13
D14
V
CC
GND
GND
GND
GND
GND
V
CC
Q13
Q12
G
D11
D12
V
CC
GND
GND
GND
V
CC
Q11
Q10
H
D8
D9
D10
V
CC
V
CC
V
CC
V
CC
Q1
Q9
Q8
J
D6
D7
D2
D0
TMS
TRST
TCK
TDO
Q2
Q4
Q7
Q6
K
D5
D4
D3
D1
TDI
Q0
Q3
Q5
1
2
3
4
5
6
7
8
9
10
4666 drw02b
BGA ： 1mm节距的11mm X 11毫米（ BC100-1 ，订货代码： BC）
顶视图
3
IDT72V223 / 233 /二百五十三分之二百四十三/ 273分之263 / 293分之283 3.3V高密度SUPERSYNC II
TM
窄总线FIFO
512 ×18 ， 1K X 9/18 ， 2K X 9/18 ， 4K X 9/18 ， 8K X 9/18 ， 16K X 9/18 ， 32K X 9/18 ， 64K X 9/18 ， 128K ×9
商业和工业
温度范围
描述（续）
没有被断言为访问的第一个字。然而，随后的
写入FIFO的话做要求低
任
进行访问。状态
在主复位的FWFT / SI输入确定使用的定时模式。
对于需要更多的数据存储容量比单个FIFO中的应用
可提供的FWFT定时模式允许深度扩张的FIFO链接
在一系列（ 1 FIFO中即数据输出端被连接到相应的
的下一个数据输入）。无需外部逻辑是必要的。
这些FIFO有五个标志引脚，
EF /或
（空标志或输出就绪） ，
FF / IR
（满标志或输入就绪） ，
HF
（半满标志）
PAE
（可编程
几乎空标志）和
PAF
（可编程几乎满标志） 。该
EF
和
FF
功能是在IDT标准模式中选择。该
IR
和
OR
功能
在FWFT模式中选择。
HF ， PAE
和
PAF
随时可以使用，
不论定时模式。
PAE
和
PAF
可以独立地进行编程，以在任何点切换
内存。可编程偏移确定标志开关阈值和能
通过两种方法来加载：并行或串行。八默认偏移设置也
设置，从而使
PAE
可以被设置在的位置的预定数量来切换
从空边界和
PAF
阈值也可以设定为类似
预定义的值从完整的边界。缺省偏移值期间设定
主复位由FSEL0 ， FSEL1的状态，
LD
销。
对于串口编程，
SEN
再加上
LD
在WCLK的每个上升沿，
用于通过串行输入（SI ）来加载偏移寄存器。对于并行
编程，
文
再加上
LD
在WCLK的每个上升沿，被用于
加载经由D中的偏移量寄存器
n
.
任
再加上
LD
每个上升沿
RCLK的可用于读取的偏移量在从Q平行
n
无论
串行或并行的偏移加载已被选择。
在主复位（ MRS）发生以下事件：读取和
写指针被设置为FIFO的第一个位置。在FWFT引脚选择
IDT标准模式或FWFT模式。
该部分复位（ PRS ）还设置了读写指针到第
所述存储器的位置。然而，定时模式，可编程标志
编程方法和默认程序或抵消现有的设置
部分复位之前保持不变。该标志根据更新后
定时模式和有效偏移。
PRS
是在中期重置设备有用
操作，重新编程的可编程标志时，将是不可取的。
另外，也可以以选择的定时模式
PAE
（可编程Almost-
空标志）和
PAF
（可编程几乎满标志）输出。时机
模式可以被设置为异步或同步的
PAE
和
PAF
FL AGS 。
如果异步
PAE / PAF
被选择的配置，所述
PAE
断言
LOW RCLK的低到高的跳变。
PAE
被重置为高，对LOW-
部分复位（ PRS ）
写时钟（ WCLK / WR * ）
写使能（ WEN ）
LOAD （ LD ）
（ X9和X18 ） DATA IN （ D0 - DN ）
串行时钟（ SCLK）
串行ENABLE （ SEN ）
第一个字告吹/
串行输入（ FWFT / SI ）
满标志/ INPUT READY （ FF / IR ）
可编程几乎全（ PAF ）
MASTER RESET （ MRS）
读时钟（ RCLK / RD * ）
读使能（ REN）
IDT
72V223
72V233
72V243
72V253
72V263
72V273
72V283
72V293
输出使能（ OE ）
（ ×9或×18 ）数据输出（ Q 0 - 尺寸Qn ）
转发（ RT ）
空标志/ OUTPUT READY （ EF / OR）
可编程几乎空（ PAE ）
半满标志（ HF ）
大端/小端（ BE ）
穿插/
非穿插奇偶校验（ IP ）
4666 drw03
输入宽度（ IW ）
输出宽度（ OW ）
巴士 -
匹配
（ BM ）
图1.单设备配置信号流图
4
IDT72V223 / 233 /二百五十三分之二百四十三/ 273分之263 / 293分之283 3.3V高密度SUPERSYNC II
TM
窄总线
IDT72V263 / 273 / 293分之283 /一百一十三分之一百〇三3.3V高密度SUPERSYNC II
TM
窄总线FIFO先进先出
XX18 8K ，16K X 9/18 ， 2K X 9/18 ， 4K X 9/18 ， 8K 128K X 16K x256K ×9 / 18,9 / 18 ， 64K X 9/18 ， 128K ×9
512 18 ， 1K X 9/18 ， 32K X 9/18 ， 64K X 9/18 ， X 9/18 ， 9/18 ， 9/18 ， 32K X 512K X9
商业和工业
温度范围
到高WCLK的过渡。类似地，
PAF
被置为低电平的LOW-
到高WCLK的过渡，
PAF
被重置为高，对低到高
RCLK过渡。
如果同步
PAE / PAF
被选择的配置，所述
PAE
断言
和更新的RCLK ，而不是只WCLK的上升沿。同样，
PAF
断言和更新的WCLK ，而不是只RCLK的上升沿。该
所需模式中的主复位由可编程的状态被配置
旗模式（ PFM ）引脚。
该重传功能允许将数据从FIFO重新读取更
不止一次。一个低的
RT
上升RCLK边缘时输入启动
由读指针设置到所述存储器的所述第一位置重传操作
数组。零延迟重发定时模式可以使用选择
重发定时模式引脚（ RM） 。在主复位的低电平RM将选择
零延迟重发。在主复位对RM一个高将选择正常
潜伏期。
如果选择零延迟重发的操作的第一个数据字是
重发将被放置在输出寄存器相对于同一
RCLK边发起基于RT为低的重传。
请参考图11和12，用于
重发定时
正常的延迟。参考
图13和14，用于
重发定时
零延迟。
提供大端/小端数据字格式。这个功能是
有用的，当数据被写入到在长字格式（ ×18 ）的FIFO和读
在小词（ ×9 ）格式，在FIFO中。如果选择大端模式，然后
长字写入FIFO的最显著字节（字）将被读出
从FIFO第一的，其次是至少显著字节。如果小尾数格式
被选择，则该长字的最低显著字节写入FIFO
将首先被读出，随后是最显著字节。所需的模式是
在主复位由大端（ BE ）引脚的状态进行配置。
穿插/非穿插奇偶校验（ IP ）位功能允许用户
选择在加载到并行端口的字中的奇偶校验位（四
0
-D
n
）时，
编程标志偏移。如果选择穿插平价模式，则
FIFO将假定奇偶校验位位于位位置D
8
平行时
标志偏移编程。如果选择了非穿插奇偶模式，然后
D
8
被假定为一个有效位和D
16
和D
17
将被忽略。 IP模式被选择
主复位期间由IP输入引脚的状态。此模式仅有关
当输入宽度设定为×18模式。穿插奇偶控制只
期间的偏移量寄存器的并行编程的效果。它不影响
数据写入和从FIFO中读出。
提供一个JTAG测试端口，这里的FIFO有功能齐全的边界
扫描功能，符合IEEE 1149.1标准测试访问端口和
边界扫描结构。
如果，在任何时间，在FIFO没有积极地执行一个操作，该芯片将
自动关机。一旦在断电状态下，待机电源
电流消耗最小化。启动任何操作（通过激活控制
输入）将立即停止设备的的掉电状态。
该IDT72V223 / 72V233 / 72V243 / 72V253 / 72V263 / 72V273 / 72V283 /
72V293使用IDT的高速亚微米CMOS技术制造。
表1 - BUS匹配的配置模式
IW
L
L
H
H
OW
L
H
L
H
写端口宽度
x18
x18
x9
x9
读端口宽度
x18
x9
x18
x9
5
3.3伏高密度SUPERSYNC II
窄总线FIFO
512 x 18/1,024 x 9, 1,024 x 18/2,048 x 9
2,048 x 18/4,096 x 9, 4,096 x 18/8,192 x 9
8,192 x 18/16,384 x 9, 16,384 x 18/32,768 x 9
32,768 x 18/65,536 x 9, 65,536 x 18/131,072 x 9
IDT72V223 ， IDT72V233
IDT72V243 ， IDT72V253
IDT72V263 ， IDT72V273
IDT72V283 ， IDT72V293
产品特点：
请选择以下内存组织之间：
IDT72V223
512 x 18/1,024 x 9
IDT72V233
1,024 x 18/2,048 x 9
IDT72V243
2,048 x 18/4,096 x 9
IDT72V253
4,096 x 18/8,192 x 9
IDT72V263
8,192 x 18/16,384 x 9
IDT72V273
16,384 x 18/32,768 x 9
IDT72V283
32,768 x 18/65,536 x 9
IDT72V293
65,536 x 18/131,072 x 9
与IDT72V255LA / 72V265LA功能是兼容的
IDT72V275 / 72V285 SuperSync FIFOs
截至时钟频率为166 MHz运行
用户可选的异步读取和/或写入端口（ BGA只）
用户可选的输入和输出端口，总线上浆
- X9到了X9
- X9在以X18出
- X18中出X9
- X18到X18出
引脚对引脚兼容， IDT72V2103 / 72V2113的高密度
大端/小端用户选择字节表示
5V容限输入
固定，先低时延字
零延迟重发
自动关机最大限度地降低待机功耗
主复位清除整个FIFO
部分复位清除数据，但保留可编程设置
空，满和半满标志信号FIFO状态
可编程几乎空和几乎全部的标志，每个标志可
默认为8个预选偏移1
可选的同步/异步时序模式Almost-
空的，几乎全旗
程序可编程标志由串行或并行方式
选择IDT标准时间（使用
EF
和
FF
标志） ，或第一个字
砸锅时间（使用
OR
和
IR
标志）
输出使能卖出期权数据输出为高阻抗状态
在深度和宽度易于扩展
JTAG端口，提供边界扫描功能（仅BGA ）
独立的读写时钟（允许读取和写入
同时进行）
可在一个80引脚薄型四方扁平封装（ TQFP ）或100引脚球
栅阵列（BGA ）（附加功能）
高性能的亚微米CMOS技术
工业级温度范围（ ？ 40 ° C至+ 85°C ），可
°
°
功能框图
*可对
BGA封装而已。
D
0
-D
n
（ X9和X18 ）
文
WCLK / WR
*
输入寄存器
LD SEN
偏移寄存器
FF / IR
PAF
EF /或
PAE
HF
FWFT / SI
PFM
FSEL0
FSEL1
*
ASYW
写控制
逻辑
写指针
RAM阵列
512× 18或1024 ×9
1,024× 18或2048 ×9
2048 ×18或4096 ×9
4096 ×18或8192 ×9
8,192 ×18或16,384 ×9
16,384 ×18或32,768 ×9
32,768 ×18或65,536 ×9
65,536 ×18或131,072 ×9
旗
逻辑
读指针
BE
IP
IW
OW
太太
PRS
控制
逻辑
公共汽车
CON组fi guration
RESET
逻辑
输出寄存器
读
控制
逻辑
RT
RM
ASYR
*
RCLK / RD
*
*
**
*
TCK
TRST
TMS
TDI
TDO
JTAG控制
（边界扫描）
*
OE
Q
0
-Q
n
（ X9和X18 ）
任
*
4666 drw01
IDT和IDT标志是集成设备技术公司的注册商标。该SuperSync II FIFO是集成设备技术公司的商标。
商用和工业温度范围
1
2003
集成设备技术， Inc.保留所有权利。产品规格如有变更，恕不另行通知。
2003年9月
DSC-4666/12
IDT72V223 / 233 /二百五十三分之二百四十三/ 273分之263 / 293分之283 3.3V高密度SUPERSYNC II
TM
窄总线FIFO
512 ×18 ， 1K X 9/18 ， 2K X 9/18 ， 4K X 9/18 ， 8K X 9/18 ， 16K X 9/18 ， 32K X 9/18 ， 64K X 9/18 ， 128K ×9
商业和工业
温度范围
描述：
该IDT72V223 / 72V233 / 72V243 / 72V253 / 72V263 / 72V273 / 72V283 /
72V293是非常深的，高速， CMOS先入先出（ FIFO ）
回忆主频读写控制和灵活的总线匹配X9 /
×18的数据流。这些FIFO提供了众多的改进，比以前的
SuperSync的FIFO ，其中包括以下内容：
灵活的X9 /两个X18总线匹配读写端口
的一个时钟输入的频率的相对于其它的限制
已被除去。该频率选择引脚（ FS）已被去除，
因此，不再需要来选择其中的两个时钟输入，
RCLK和WCLK ，是在更高的频率下运行。
通过重传操作所需的周期是固定的，现在短。
第一个字数据潜伏期，从时间的第一个字被写入到
空FIFO它可以读取的时间，现在是固定的，短的。 （变量
与潜伏期相关的时钟周期的延迟计算发现
以前SuperSync设备已经在这个SuperSync家庭淘汰。 ）
在读异步/同步翻译或写端口
高密度发行高达1 Mbit
总线匹配SuperSync的FIFO特别适合于网络，
视频，电信，数据通信和其它应用
需要缓存大量数据，并匹配不等尺寸的总线。
销刀豆网络gurations
WCLK
PRS
太太
LD
FWFT / SI
FF / IR
PAF
OW
FSEL0
HF
FSEL1
BE
IP
V
CC
PAE
PFM
EF /或
RM
RCLK
任
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
指数
文
SEN
DNC
(1)
V
CC
DNC
(1)
IW
GND
D17
V
CC
D16
D15
D14
D13
GND
D12
D11
D10
D9
D8
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
RT
OE
V
CC
Q17
Q16
GND
GND
Q15
Q14
V
CC
Q13
Q12
GND
Q11
GND
Q10
V
CC
Q9
Q8
Q7
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
4666 drw02
注意：
1. DNC =请勿连接。
D7
D6
GND
D5
D4
D3
D2
D1
D0
GND
Q0
Q1
GND
Q2
Q3
V
CC
Q4
Q5
GND
Q6
TQFP （ PN80-1 ，订货代码： PF ）
顶视图
2
IDT72V223 / 233 /二百五十三分之二百四十三/ 273分之263 / 293分之283 3.3V高密度SUPERSYNC II
TM
窄总线
IDT72V263 / 273 / 293分之283 /一百一十三分之一百〇三3.3V高密度SUPERSYNC II
TM
窄总线FIFO先进先出
XX18 8K ，16K X 9/18 ， 2K X 9/18 ， 4K X 9/18 ， 8K 128K X 16K x256K ×9 / 18,9 / 18 ， 64K X 9/18 ， 128K ×9
512 18 ， 1K X 9/18 ， 32K X 9/18 ， 64K X 9/18 ， X 9/18 ， 9/18 ， 9/18 ， 32K X 512K X9
商业和工业
温度范围
描述（续）
每个FIFO具有一个数据输入端口（D
n
）和一个数据输出端口（Q
n
），两者的
这可以假定任一个18位或9位的宽度，由该状态决定
外部控制输入引脚宽度（ IW ）和输出宽度（ OW ）硕士期间
重置周期。
输入端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输入端口
通过写时钟（ WCLK ）输入和写使能（ WEN）输入控制。数据
本在DN上的数据输入被写入FIFO上的每个上升沿
当WCLK
文
为有效。在异步模式下只有WR
输入用于写入数据到FIFO。数据被写入在WR的上升沿
该
文
输入要依赖于它的活动状态， （ LOW ） 。
输出端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输出端口是
通过读时钟（ RCLK ）输入和读使能（ REN）输入控制。数据
从FIFO中读取RCLK时的每个上升沿
任
为有效。
在异步操作仅RD输入用于读取从数据
FIFO。数据被读出在RD，所述的上升沿
任
输入应该连接到其
活动状态，LOW 。当选择了输出端口的异步操作
在FIFO必须对标准的IDT模式进行配置，并且
OE
使用的输入
提供输出，尺寸Qn三态控制。
两个RCLK和WCLK信号的频率可以从0变
到f
最大
完全独立。有在频率没有限制
的一个时钟输入相对于另一个。
有操作这些设备的两种可能的时序模式： IDT
标准模式和第一个字告吹（ FWFT ）模式。
In
IDT标准模式，
写入到一个空的FIFO的第一个字也不会出现
上的数据输出线，除非执行一个特定的读操作。读
运算，它由激活的
任
并实现上升RCLK边缘，
会从内部存储器中的字转移到数据输出线。
In
FWFT模式，
写入到一个空的FIFO中的第一个字是直接主频
到RCLK信号的3转换后的数据输出线。一
任
是否
引脚配置（续）
A1球焊垫角
A
WCLK
PRS
太太
SEN
LD
PAF
FSEL0
HF
BE
ASYR
PFM
PAE
RM
EF /或
RT
任
B
文
FWFT / SI
FF / IR
OW
FSEL1
IP
RCLK
OE
C
ASYW
V
CC
V
CC
V
CC
V
CC
V
CC
D
D17
IW
D15
V
CC
V
CC
GND
GND
GND
GND
GND
GND
GND
GND
V
CC
V
CC
Q16
Q14
Q17
Q15
E
D16
F
D13
D14
V
CC
GND
GND
GND
GND
GND
V
CC
Q13
Q12
G
D11
D12
V
CC
GND
GND
GND
V
CC
Q11
Q10
H
D8
D9
D10
V
CC
V
CC
V
CC
V
CC
Q1
Q9
Q8
J
D6
D7
D2
D0
TMS
TRST
TCK
TDO
Q2
Q4
Q7
Q6
K
D5
D4
D3
D1
TDI
Q0
Q3
Q5
1
2
3
4
5
6
7
8
9
10
4666 drw02b
BGA ： 1mm节距的11mm X 11毫米（ BC100-1 ，订货代码： BC）
顶视图
3
IDT72V223 / 233 /二百五十三分之二百四十三/ 273分之263 / 293分之283 3.3V高密度SUPERSYNC II
TM
窄总线FIFO
512 ×18 ， 1K X 9/18 ， 2K X 9/18 ， 4K X 9/18 ， 8K X 9/18 ， 16K X 9/18 ， 32K X 9/18 ， 64K X 9/18 ， 128K ×9
商业和工业
温度范围
描述（续）
没有被断言为访问的第一个字。然而，随后的
写入FIFO的话做要求低
任
进行访问。状态
在主复位的FWFT / SI输入确定使用的定时模式。
对于需要更多的数据存储容量比单个FIFO中的应用
可提供的FWFT定时模式允许深度扩张的FIFO链接
在一系列（ 1 FIFO中即数据输出端被连接到相应的
的下一个数据输入）。无需外部逻辑是必要的。
这些FIFO有五个标志引脚，
EF /或
（空标志或输出就绪） ，
FF / IR
（满标志或输入就绪） ，
HF
（半满标志）
PAE
（可编程
几乎空标志）和
PAF
（可编程几乎满标志） 。该
EF
和
FF
功能是在IDT标准模式中选择。该
IR
和
OR
功能
在FWFT模式中选择。
HF ， PAE
和
PAF
随时可以使用，
不论定时模式。
PAE
和
PAF
可以独立地进行编程，以在任何点切换
内存。可编程偏移确定标志开关阈值和能
通过两种方法来加载：并行或串行。八默认偏移设置也
设置，从而使
PAE
可以被设置在的位置的预定数量来切换
从空边界和
PAF
阈值也可以设定为类似
预定义的值从完整的边界。缺省偏移值期间设定
主复位由FSEL0 ， FSEL1的状态，
LD
销。
对于串口编程，
SEN
再加上
LD
在WCLK的每个上升沿，
用于通过串行输入（SI ）来加载偏移寄存器。对于并行
编程，
文
再加上
LD
在WCLK的每个上升沿，被用于
加载经由D中的偏移量寄存器
n
.
任
再加上
LD
每个上升沿
RCLK的可用于读取的偏移量在从Q平行
n
无论
串行或并行的偏移加载已被选择。
在主复位（ MRS）发生以下事件：读取和
写指针被设置为FIFO的第一个位置。在FWFT引脚选择
IDT标准模式或FWFT模式。
该部分复位（ PRS ）还设置了读写指针到第
所述存储器的位置。然而，定时模式，可编程标志
编程方法和默认程序或抵消现有的设置
部分复位之前保持不变。该标志根据更新后
定时模式和有效偏移。
PRS
是在中期重置设备有用
操作，重新编程的可编程标志时，将是不可取的。
另外，也可以以选择的定时模式
PAE
（可编程Almost-
空标志）和
PAF
（可编程几乎满标志）输出。时机
模式可以被设置为异步或同步的
PAE
和
PAF
FL AGS 。
如果异步
PAE / PAF
被选择的配置，所述
PAE
断言
LOW RCLK的低到高的跳变。
PAE
被重置为高，对LOW-
部分复位（ PRS ）
写时钟（ WCLK / WR * ）
写使能（ WEN ）
LOAD （ LD ）
（ X9和X18 ） DATA IN （ D0 - DN ）
串行时钟（ SCLK）
串行ENABLE （ SEN ）
第一个字告吹/
串行输入（ FWFT / SI ）
满标志/ INPUT READY （ FF / IR ）
可编程几乎全（ PAF ）
MASTER RESET （ MRS）
读时钟（ RCLK / RD * ）
读使能（ REN）
IDT
72V223
72V233
72V243
72V253
72V263
72V273
72V283
72V293
输出使能（ OE ）
（ ×9或×18 ）数据输出（ Q 0 - 尺寸Qn ）
转发（ RT ）
空标志/ OUTPUT READY （ EF / OR）
可编程几乎空（ PAE ）
半满标志（ HF ）
大端/小端（ BE ）
穿插/
非穿插奇偶校验（ IP ）
4666 drw03
输入宽度（ IW ）
输出宽度（ OW ）
巴士 -
匹配
（ BM ）
图1.单设备配置信号流图
4
IDT72V223 / 233 /二百五十三分之二百四十三/ 273分之263 / 293分之283 3.3V高密度SUPERSYNC II
TM
窄总线
IDT72V263 / 273 / 293分之283 /一百一十三分之一百〇三3.3V高密度SUPERSYNC II
TM
窄总线FIFO先进先出
XX18 8K ，16K X 9/18 ， 2K X 9/18 ， 4K X 9/18 ， 8K 128K X 16K x256K ×9 / 18,9 / 18 ， 64K X 9/18 ， 128K ×9
512 18 ， 1K X 9/18 ， 32K X 9/18 ， 64K X 9/18 ， X 9/18 ， 9/18 ， 9/18 ， 32K X 512K X9
商业和工业
温度范围
到高WCLK的过渡。类似地，
PAF
被置为低电平的LOW-
到高WCLK的过渡，
PAF
被重置为高，对低到高
RCLK过渡。
如果同步
PAE / PAF
被选择的配置，所述
PAE
断言
和更新的RCLK ，而不是只WCLK的上升沿。同样，
PAF
断言和更新的WCLK ，而不是只RCLK的上升沿。该
所需模式中的主复位由可编程的状态被配置
旗模式（ PFM ）引脚。
该重传功能允许将数据从FIFO重新读取更
不止一次。一个低的
RT
上升RCLK边缘时输入启动
由读指针设置到所述存储器的所述第一位置重传操作
数组。零延迟重发定时模式可以使用选择
重发定时模式引脚（ RM） 。在主复位的低电平RM将选择
零延迟重发。在主复位对RM一个高将选择正常
潜伏期。
如果选择零延迟重发的操作的第一个数据字是
重发将被放置在输出寄存器相对于同一
RCLK边发起基于RT为低的重传。
请参考图11和12，用于
重发定时
正常的延迟。参考
图13和14，用于
重发定时
零延迟。
提供大端/小端数据字格式。这个功能是
有用的，当数据被写入到在长字格式（ ×18 ）的FIFO和读
在小词（ ×9 ）格式，在FIFO中。如果选择大端模式，然后
长字写入FIFO的最显著字节（字）将被读出
从FIFO第一的，其次是至少显著字节。如果小尾数格式
被选择，则该长字的最低显著字节写入FIFO
将首先被读出，随后是最显著字节。所需的模式是
在主复位由大端（ BE ）引脚的状态进行配置。
穿插/非穿插奇偶校验（ IP ）位功能允许用户
选择在加载到并行端口的字中的奇偶校验位（四
0
-D
n
）时，
编程标志偏移。如果选择穿插平价模式，则
FIFO将假定奇偶校验位位于位位置D
8
平行时
标志偏移编程。如果选择了非穿插奇偶模式，然后
D
8
被假定为一个有效位和D
16
和D
17
将被忽略。 IP模式被选择
主复位期间由IP输入引脚的状态。此模式仅有关
当输入宽度设定为×18模式。穿插奇偶控制只
期间的偏移量寄存器的并行编程的效果。它不影响
数据写入和从FIFO中读出。
提供一个JTAG测试端口，这里的FIFO有功能齐全的边界
扫描功能，符合IEEE 1149.1标准测试访问端口和
边界扫描结构。
如果，在任何时间，在FIFO没有积极地执行一个操作，该芯片将
自动关机。一旦在断电状态下，待机电源
电流消耗最小化。启动任何操作（通过激活控制
输入）将立即停止设备的的掉电状态。
该IDT72V223 / 72V233 / 72V243 / 72V253 / 72V263 / 72V273 / 72V283 /
72V293使用IDT的高速亚微米CMOS技术制造。
表1 - BUS匹配的配置模式
IW
L
L
H
H
OW
L
H
L
H
写端口宽度
x18
x18
x9
x9
读端口宽度
x18
x9
x18
x9
5
