数据表
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
描述
该
ICS9FG104
是频率定时发生器，可提供4
差分输出对那些符合英特尔CK410
规范。它还提供了PCI - Express和SATA的支持。
部分合成，无论是从几个输出频率
14.31818 MHz晶振或25 MHz的晶振。该装置也可以是
由参考时钟输入，而不是一个晶体驱动。它提供
同周期到周期抖动小于50 ps和输出用于─输出
小于35 ps输出歪斜。该
ICS9FG104
还提供了一个拷贝
参考时钟。频率选择可以通过完成
带引脚或SMBus控制。
ICS9FG104
特点/优势
产生从14.318 MHz的共同频率或
25 MHZ
晶体或参考输入
4 - 0.7V电流模式差分输出对
支持Serial -ATA频率为100 MHz
两种扩频模式： 0至-0.5 downspread
和+/- 0.25 ％ centerspread
未使用的输入可以以任意的从动或Hi -Z被禁用
状态电源管理。
M / N编程
关键的特定连接的阳离子
输出周期至周期抖动< 50 PS
输出至输出歪曲< 35 PS
在输出时钟+/- 300 ppm的频率精度
+/- 150 ppm的频率精度@ 100 MHz的输出
28引脚SSOP / TSSOP封装
提供符合RoHS标准包装
Funtional框图
XIN / CLKIN
OSC
X2
2
EF OU牛逼
可编程
SPREAD PLL
停止
逻辑
4
DIF （3 ：0）
传播
SEL14M_25M#
DIF_STOP ＃
FS（ 2：0 ）
SDATA
SCLK
控制
逻辑
IREF
IDT
TM
/ ICS
TM
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
ICS9FG104
REV
04/12/07
1
ICS9FG104
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
引脚配置
XIN / CLKIN
X2
VDD
GND
REFOUT
**FS2
DIF_3
DIF_3#
VDD
GND
DIF_2
DIF_2#
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDDA
GNDA
IREF
**FS0
**FS1
DIF_0
DIF_0#
VDD
GND
DIF_1
DIF_1#
*SEL14M_25M#
** SPREAD
DIF_STOP ＃
功能表
SEL14M_25M#
FS2 FS1 FS0输出（兆赫）
(FS3)
0
0
0
0
100.00
0
0
0
1
125.00
0
0
1
0
133.33
0
0
1
1
166.67
0
1
0
0
200.00
0
1
0
1
266.00
0
1
1
0
333.00
0
1
1
1
400.00
1
0
0
0
100.00
1
0
0
1
125.00
1
0
1
0
133.33
1
0
1
1
166.67
1
1
0
0
200.00
1
1
0
1
266.00
1
1
1
0
333.00
1
1
1
1
400.00
*引脚内部有120K上拉
**引脚内部有120K上拉下来
28引脚SSOP / TSSOP
电源组
引脚数
VDD
GND
3
4
9,21
10,20
28
27
描述
REFOUT ，数字输入
DIF输出
IREF ，模拟VDD ， GND为核心PLL
IDT
TM
/ ICS
TM
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
ICS9FG104
ICS9FG104
REV 07年4月12日
2
ICS9FG104
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
引脚说明
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
引脚名称
XIN / CLKIN
X2
VDD
GND
REFOUT
FS2**
DIF_3
DIF_3#
VDD
GND
DIF_2
DIF_2#
SDATA
SCLK
DIF_STOP ＃
SPREAD **
SEL14M_25M#*
DIF_1#
DIF_1
GND
VDD
DIF_0#
DIF_0
FS1**
FS0**
IREF
GNDA
VDDA
PIN TYPE
IN
OUT
PWR
PWR
OUT
IN
OUT
OUT
PWR
PWR
OUT
OUT
I / O
IN
IN
IN
IN
OUT
OUT
PWR
PWR
OUT
OUT
IN
IN
OUT
PWR
PWR
描述
晶振输入或参考时钟输入
晶振输出，名义上14.318MHz
供电，标称3.3V
接地引脚。
参考时钟输出
频率选择引脚。
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
供电，标称3.3V
接地引脚。
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
数据引脚SMBus的电路， 5V容限。
SMBus的电路， 5V容限的时钟引脚。
低电平输入停止差分输出时钟。
异步的，积极的高投入，内部120Kohm上拉电阻，使
扩频功能。
选择14.31818 MHz或25 MHz的输入频率。 1 = 14.31818 MHz时， 0 = 25 MHz的
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
接地引脚。
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
3.3V频率选择锁存输入引脚。
3.3V频率选择锁存输入引脚。
该引脚建立基准电流的差分电流模式输出
对。该引脚需要，以建立一个固定的精密电阻连接到地
适当的电流。 475欧姆的标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
IDT
TM
/ ICS
TM
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
ICS9FG104
REV 07年4月12日
3
ICS9FG104
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
为ICS9FG104一般的SMBus串行接口信息
如何写：
控制器（主机）发送一个起始位。
控制器（主机）发送写地址直流
(H)
ICS时钟将
应答
控制器（主机）发送起始字节位置= N
ICS时钟将
应答
控制器（主机）发送的数据的字节计数= X
ICS时钟将
应答
控制器（主机）开始发送
字节n通过
字节N + X -1
（见注2 ）
ICS时钟将
应答
每个字节
一次一个地
控制器（主机）发送一个停止位
如何阅读：
控制器（主机）将发送起始位。
控制器（主机）发送写地址直流
(H)
ICS时钟将
应答
控制器（主机）发送开始时字节
位置= N
ICS时钟将
应答
控制器（主机）将派遣一个独立的起始位。
控制器（主机）发送的读出地址的DD
(H)
ICS时钟将
应答
ICS时钟将发送数据字节数= X
ICS时钟发送
字节N + X -1
ICS时钟发送
字节0至字节X（如果X
(H)
被写入字节8 ）
.
控制器（主机）需要确认每个字节
Controllor （主机）将发送一个不应答位
控制器（主机）将发送一个停止位
索引块写操作
控制器驱动R（主机）
开始位
T
从地址DC
(H )
W仪式
WR
起始字节= N
确认
数据字节数= X
确认
开始的字节n
确认
X字节
ICS （ SLA VE /重新CE IVE R）
索引块读操作
控制器驱动R（主机）
T
开始位
从地址DC
(H )
WR
W仪式
起始字节= N
确认
RT
重复启动
从地址DD
(H )
RD
读
确认
数据字节数= X
确认
开始的字节n
确认
X字节
ICS （ SLA VE /重新CE IVE R）
确认
确认
字节N + X - 1
确认
P
停止位
字节N + X - 1
N
P
无应答
停止位
IDT
TM
/ ICS
TM
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
ICS9FG104
REV 07年4月12日
4
ICS9FG104
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
SMBus的表：设备控制寄存器，读/写地址（ DC / DD ）
BYTE 0
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
17
6
24
25
16
-
名字
FS3
1
控制功能
FS2
1
FS1
1
FS0
1
价差启用
1
TYPE
RW
RW
RW
RW
RW
RW
RW
RW
0
1
PWD
PIN码17
引脚6
引脚24
引脚25
PIN码16
0
0
0
见频率选择表，
第1页
关闭
On
启用频率的软件控制，使传播
（传播类型始终软件控制）
DIF_STOP ＃驱动模式
传播类型
硬件选择软件选择
驱动的
下
高阻
中心
注意事项：
1.这些位反映的相应引脚在加电时的状态，但也可以被写入到
如果字节0的位2设定为“1”。 FS3是SEL14M_25M ＃引脚。
SMBus的表：输出使能寄存器
1个字节
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
-
-
-
-
-
DIF_1 EN
DIF_0 EN
DIF_3 EN
DIF_2 EN
名字
控制功能
版权所有
OUTPUT ENABLE
OUTPUT ENABLE
版权所有
版权所有
OUTPUT ENABLE
OUTPUT ENABLE
版权所有
RW
RW
关闭
关闭
启用
启用
RW
RW
关闭
关闭
启用
启用
TYPE
0
1
PWD
1
1
1
1
1
1
1
1
SMBus的表：停止输出控制寄存器
2字节
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
-
-
-
-
-
DIF_1 STOP EN
DIF_0 STOP EN
DIF_3 STOP EN
DIF_2 STOP EN
名字
控制功能
版权所有
自由运行/停止启用
自由运行/停止启用
版权所有
版权所有
自由运行/停止启用
自由运行/停止启用
版权所有
RW
RW
FREE- RUN
FREE- RUN
止能
止能
RW
RW
FREE- RUN
FREE- RUN
止能
止能
TYPE
0
1
PWD
0
0
0
0
0
0
0
0
IDT
TM
/ ICS
TM
频率发生器的CPU ， QPI总线，FBD第二代PCIe SATA &
ICS9FG104
REV 07年4月12日
5
集成
电路
系统公司
ICS9FG104
差分P4可编程FTG
TM
CPU ， PCI - Express的& SATA时钟
推荐应用：
引脚配置
频率时序发生器差分CPU & SATA时钟
XIN / CLKIN 1
产品特点：
产生从14.318 MHz的通用CPU频率
或25 MHz的
晶体或参考输入
4 - 0.7V电流模式差分输出对
支持Serial -ATA频率为100 MHz
两种扩频模式： 0至-0.5 downspread和
+/- 0.25 ％ centerspread
未使用的输入可以以任意的从动或Hi -Z被禁用
状态电源管理。
M / N编程
关键的特定连接的阳离子：
输出周期至周期抖动< 50 PS
输出至输出歪曲< 35 PS
在输出时钟+/- 300 ppm的频率精度
X2
VDD
GND
REFOUT
FS2
DIF_3
DIF_3#
VDD
GND
DIF_2
DIF_2#
SDATA
SCLK
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDDA
GNDA
IREF
FS0
FS1
DIF_0
DIF_0#
VDD
GND
DIF_1
DIF_1#
SEL14M_25M#
传播
DIF_STOP ＃
28引脚SSOP / TSSOP
频率选择表
SEL14M_25M#
FS2 FS1 FS0输出（兆赫）
(FS3)
0
0
0
0
100.00
0
0
0
1
125.00
0
0
1
0
133.33
0
0
1
1
166.67
0
1
0
0
200.00
0
1
0
1
266.00
0
1
1
0
333.00
0
1
1
1
400.00
1
0
0
0
100.00
1
0
0
1
125.00
1
0
1
0
133.33
1
0
1
1
166.67
1
1
0
0
200.00
1
1
0
1
266.00
1
1
1
0
333.00
1
1
1
1
400.00
0839D—06/02/05
ICS9FG104
集成
电路
系统公司
ICS9FG104
引脚说明
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
引脚名称
XIN / CLKIN
X2
VDD
GND
REFOUT
FS2
DIF_3
DIF_3#
VDD
GND
DIF_2
DIF_2#
SDATA
SCLK
DIF_STOP ＃
传播
SEL14M_25M#
DIF_1#
DIF_1
GND
VDD
DIF_0#
DIF_0
FS1
FS0
IREF
GNDA
VDDA
PIN TYPE
IN
OUT
PWR
IN
IN
IN
IN
OUT
PWR
PWR
OUT
OUT
I / O
IN
IN
IN
IN
OUT
OUT
PWR
PWR
OUT
OUT
IN
IN
OUT
PWR
PWR
描述
晶振输入或参考时钟输入
晶振输出，名义上14.318MHz
供电，标称3.3V
接地引脚。
参考时钟输出
频率选择引脚。
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
供电，标称3.3V
接地引脚。
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
数据引脚SMBus的电路， 5V容限。
SMBus的电路， 5V容限的时钟引脚。
低电平输入停止差分输出时钟。
异步的，积极的高投入，内部120Kohm上拉电阻，
使扩频功能。
选择14.31818 MHz或25 MHz的输入频率。 1 = 14.31818 MHz时， 0 =
25 MHZ
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
接地引脚。
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
频率选择引脚。
频率选择引脚。
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻连接到
地面，以便建立相应的电流。 475欧姆的
标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
0839D—06/02/05
2
集成
电路
系统公司
ICS9FG104
概述
该
ICS9FG104
是频率定时发生器，可提供4个差分输出对那些符合英特尔CK410
规范。它还提供了PCI - Express和SATA的支持。该部分从合成多种输出频率，无论是
一14.31818 MHz晶振或25 MHz的晶振。该设备还可以通过一个基准电压输入时钟，而不是一个晶体驱动。它
提供了周期到周期抖动小于50 ps和小于35 ps输出到输出歪斜输出。
该
ICS9FG104
还提供参考时钟的副本。频率选择可以通过带引脚来实现，或
SMBus的控制。
框图
XIN / CLKIN
OSC
X2
2
EF OU牛逼
可编程
SPREAD PLL
停止
逻辑
4
DIF （3 ：0）
传播
SEL14M_25M#
DIF_STOP ＃
FS（ 2：0 ）
SDATA
SCLK
控制
逻辑
IREF
电源组
引脚数
VDD
GND
3
4
9,21
10,20
28
27
描述
REFOUT ，数字输入
DIF输出
IREF ，模拟VDD ， GND为核心PLL
0839D—06/02/05
3
集成
电路
系统公司
ICS9FG104
绝对最大
符号
VDD_A
VDD_IN
Ts
TAMBIENT
TCASE
ESD PROT
参数
3.3V内核电源电压
3.3V逻辑输入电源电压
储存温度
工作环境温度
外壳温度
输入ESD保护
人体模型
民
GND - 0.5
-65
0
最大
V
DD
+ 0.5V
V
DD
+ 0.5V
150
70
115
单位
V
V
°
C
°C
°C
V
2000
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压V
DD
= 3.3 V +/-5%
参数
输入高电压
输入低电压
输入高电流
符号
V
IH
V
IL
I
IH
I
IL1
输入低电平电流
I
IL2
条件
民
3.3 V +/-5%
2
V
SS
- 0.3
3.3 V +/-5%
V
IN
= V
DD
-5
V
IN
= 0 V ;输入没有上拉
-5
电阻器
V
IN
= 0 V ;输入上拉
-200
电阻器
全部活动，C
L
=满负荷;
F = 400 MHz的
全部活动，C
L
=满负荷;
F = 100 MHz的
所有输出驱动停止
所有输出停止高阻
V
DD
= 3.3 V
14
逻辑输入
输出引脚电容
从V
DD
电和后
输入时钟稳定为第一
时钟
三角波调制
DIF输出使能后
DIF_Stop ＃去断言
20 ％至80％的VDD
1.5
典型值
单位备注
V
DD
+ 0.3
V
1
0.8
V
1
5
uA
1
uA
uA
125
110
106
48
150
125
120
60
25
7
5
6
1.8
30
33
15
5
mA
mA
mA
mA
兆赫
nH
pF
pF
ms
千赫
ns
ns
1
1
1
1
1
1
3
1
1
1
1,2
1
1
1
最大
I
DD3.3OP
工作电源电流
I
DD3.3STOP
输入频率
3
引脚电感
1
输入/输出
电容
1
CLK稳定
1,2
调制频率
DIF输出使能
输入上升和下降时间
1
2
F
i
L
针
C
IN
C
OUT
T
刺
f
MOD
t
DIFOE
t
R
/t
F
通过设计保证，而不是100 ％生产测试。
见时序图时序要求。
3
输入频率应在REFOUT引脚进行测量和调整，以理想14.31818MHz或25 MHz到
见面
0839D—06/02/05
4
集成
电路
系统公司
ICS9FG104
电气特性 - DIF 0.7V电流模式差分对
T
A
= 0 - 70℃ ; V
DD
= 3.3V +/- 5 ％ ;
L
=为2pF ，R
S
=33.2, R
P
=49.9,
Ι
REF
= 475
参数
输出阻抗
电压高
电压低
最大电压
分压
过零电压（ABS ）
过零电压（ VAR ）
长精度
符号
Zo
1
VHIGH
VLOW
Vovs
Vuds
Vcross （绝对压力）
D- Vcross
PPM
条件
V
O
= V
x
单统计测量
使用示波器端信号
数学函数。
在测量单端
使用绝对值信号。
过路的变化对所有边缘
看到TPERIOD最小 - 最大价值
400MHz的名义
400MHz的传播
333.33MHz名义
333.33MHz蔓延
266.66MHz名义
266.66MHz蔓延
200MHz的名义
200MHz的传播
166.66MHz名义
166.66MHz蔓延
133.33MHz名义
133.33MHz蔓延
100.00MHz名义
100.00MHz蔓延
400MHz的名义/扩散
333.33MHz名义/扩散
266.66MHz名义/扩散
标称为200MHz /扩散
166.66MHz名义/扩散
133.33MHz名义/扩散
100.00MHz名义/扩散
V
OL
= 0.175V, V
OH
= 0.525V
V
OH
= 0.525V V
OL
= 0.175V
-300
2.4993
2.4993
2.9991
2.9991
3.7489
3.7489
4.9985
4.9985
5.9982
5.9982
7.4978
7.4978
9.9970
9.9970
2.4143
2.9141
3.6639
4.8735
5.8732
7.3728
9.8720
175
175
民
3000
660
-150
-300
250
850
mV
150
1150
550
140
300
2.5008
2.5133
3.0009
3.016
3.7511
3.77
5.0015
5.0266
6.0018
6.0320
7.5023
5.4000
10.0030
10.0533
mV
mV
mV
PPM
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ps
ps
ps
ps
%
ps
ps
ps
ps
1
1
1
1
1
1,2
2
2,3
2
2,3
2
2,3
2
2,3
2
2,3
2
2,3
2
2,3
1,2
1,2
1,2
1,2
1,2
1,2
1,2
1
1
1
1
1
4
4
4
1
典型值
最大
单位
笔记
1
1
平均周期
TPERIOD
绝对分钟内
T
absmin
上升时间
下降时间
上升时间变化
秋季时间变化
占空比
歪斜，输出到输出
抖动， PCI -E SRC阶段
抖动， PCI -E SRC阶段
抖动，周期循环
1
2
t
r
t
f
D-吨
r
D-吨
f
d
t3
t
sk3
t
jPCI-ephase14
t
jPCI-ephase25
t
jcyc - 环
实测差异
V
T
= 50%
22MHz/1.5MHz/1.5MHz/10ns,
14.31818 MHz的参考时钟
22MHz/1.5MHz/1.5MHz/10ns,
25MHz的参考时钟
实测差异
45
700
700
125
125
55
35
42
39
50
通过设计和特性保证，而不是100 ％生产测试。
所有的长期精度和时钟周期规格都保证假设REFOUT是14.31818MHz
或25 MHz的
3
4
数字是向下蔓延。
该图是作为一个PCI Express的参考时钟定义由PCI-SIG的峰 - 峰值相位抖动。请访问
http://www.pcisig.com了解更多详细信息
0839D—06/02/05
5
集成
电路
系统公司
ICS9FG104
差分P4可编程FTG
TM
CPU ， PCI - Express的& SATA时钟
推荐应用：
引脚配置
频率时序发生器差分CPU & SATA时钟
XIN / CLKIN 1
产品特点：
产生从14.318 MHz的通用CPU频率
或25 MHz的
晶体或参考输入
4 - 0.7V电流模式差分输出对
支持Serial -ATA频率为100 MHz
两种扩频模式： 0至-0.5 downspread和
+/- 0.25 ％ centerspread
未使用的输入可以以任意的从动或Hi -Z被禁用
状态电源管理。
M / N编程
关键的特定连接的阳离子：
输出周期至周期抖动< 50 PS
输出至输出歪曲< 35 PS
在输出时钟+/- 300 ppm的频率精度
X2
VDD
GND
REFOUT
FS2
DIF_3
DIF_3#
VDD
GND
DIF_2
DIF_2#
SDATA
SCLK
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDDA
GNDA
IREF
FS0
FS1
DIF_0
DIF_0#
VDD
GND
DIF_1
DIF_1#
SEL14M_25M#
传播
DIF_STOP ＃
28引脚SSOP / TSSOP
频率选择表
SEL14M_25M#
FS2 FS1 FS0输出（兆赫）
(FS3)
0
0
0
0
100.00
0
0
0
1
125.00
0
0
1
0
133.33
0
0
1
1
166.67
0
1
0
0
200.00
0
1
0
1
266.00
0
1
1
0
333.00
0
1
1
1
400.00
1
0
0
0
100.00
1
0
0
1
125.00
1
0
1
0
133.33
1
0
1
1
166.67
1
1
0
0
200.00
1
1
0
1
266.00
1
1
1
0
333.00
1
1
1
1
400.00
0839D—06/02/05
ICS9FG104
集成
电路
系统公司
ICS9FG104
引脚说明
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
引脚名称
XIN / CLKIN
X2
VDD
GND
REFOUT
FS2
DIF_3
DIF_3#
VDD
GND
DIF_2
DIF_2#
SDATA
SCLK
DIF_STOP ＃
传播
SEL14M_25M#
DIF_1#
DIF_1
GND
VDD
DIF_0#
DIF_0
FS1
FS0
IREF
GNDA
VDDA
PIN TYPE
IN
OUT
PWR
IN
IN
IN
IN
OUT
PWR
PWR
OUT
OUT
I / O
IN
IN
IN
IN
OUT
OUT
PWR
PWR
OUT
OUT
IN
IN
OUT
PWR
PWR
描述
晶振输入或参考时钟输入
晶振输出，名义上14.318MHz
供电，标称3.3V
接地引脚。
参考时钟输出
频率选择引脚。
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
供电，标称3.3V
接地引脚。
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
数据引脚SMBus的电路， 5V容限。
SMBus的电路， 5V容限的时钟引脚。
低电平输入停止差分输出时钟。
异步的，积极的高投入，内部120Kohm上拉电阻，
使扩频功能。
选择14.31818 MHz或25 MHz的输入频率。 1 = 14.31818 MHz时， 0 =
25 MHZ
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
接地引脚。
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
频率选择引脚。
频率选择引脚。
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻连接到
地面，以便建立相应的电流。 475欧姆的
标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
0839D—06/02/05
2
集成
电路
系统公司
ICS9FG104
概述
该
ICS9FG104
是频率定时发生器，可提供4个差分输出对那些符合英特尔CK410
规范。它还提供了PCI - Express和SATA的支持。该部分从合成多种输出频率，无论是
一14.31818 MHz晶振或25 MHz的晶振。该设备还可以通过一个基准电压输入时钟，而不是一个晶体驱动。它
提供了周期到周期抖动小于50 ps和小于35 ps输出到输出歪斜输出。
该
ICS9FG104
还提供参考时钟的副本。频率选择可以通过带引脚来实现，或
SMBus的控制。
框图
XIN / CLKIN
OSC
X2
2
EF OU牛逼
可编程
SPREAD PLL
停止
逻辑
4
DIF （3 ：0）
传播
SEL14M_25M#
DIF_STOP ＃
FS（ 2：0 ）
SDATA
SCLK
控制
逻辑
IREF
电源组
引脚数
VDD
GND
3
4
9,21
10,20
28
27
描述
REFOUT ，数字输入
DIF输出
IREF ，模拟VDD ， GND为核心PLL
0839D—06/02/05
3
集成
电路
系统公司
ICS9FG104
绝对最大
符号
VDD_A
VDD_IN
Ts
TAMBIENT
TCASE
ESD PROT
参数
3.3V内核电源电压
3.3V逻辑输入电源电压
储存温度
工作环境温度
外壳温度
输入ESD保护
人体模型
民
GND - 0.5
-65
0
最大
V
DD
+ 0.5V
V
DD
+ 0.5V
150
70
115
单位
V
V
°
C
°C
°C
V
2000
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压V
DD
= 3.3 V +/-5%
参数
输入高电压
输入低电压
输入高电流
符号
V
IH
V
IL
I
IH
I
IL1
输入低电平电流
I
IL2
条件
民
3.3 V +/-5%
2
V
SS
- 0.3
3.3 V +/-5%
V
IN
= V
DD
-5
V
IN
= 0 V ;输入没有上拉
-5
电阻器
V
IN
= 0 V ;输入上拉
-200
电阻器
全部活动，C
L
=满负荷;
F = 400 MHz的
全部活动，C
L
=满负荷;
F = 100 MHz的
所有输出驱动停止
所有输出停止高阻
V
DD
= 3.3 V
14
逻辑输入
输出引脚电容
从V
DD
电和后
输入时钟稳定为第一
时钟
三角波调制
DIF输出使能后
DIF_Stop ＃去断言
20 ％至80％的VDD
1.5
典型值
单位备注
V
DD
+ 0.3
V
1
0.8
V
1
5
uA
1
uA
uA
125
110
106
48
150
125
120
60
25
7
5
6
1.8
30
33
15
5
mA
mA
mA
mA
兆赫
nH
pF
pF
ms
千赫
ns
ns
1
1
1
1
1
1
3
1
1
1
1,2
1
1
1
最大
I
DD3.3OP
工作电源电流
I
DD3.3STOP
输入频率
3
引脚电感
1
输入/输出
电容
1
CLK稳定
1,2
调制频率
DIF输出使能
输入上升和下降时间
1
2
F
i
L
针
C
IN
C
OUT
T
刺
f
MOD
t
DIFOE
t
R
/t
F
通过设计保证，而不是100 ％生产测试。
见时序图时序要求。
3
输入频率应在REFOUT引脚进行测量和调整，以理想14.31818MHz或25 MHz到
见面
0839D—06/02/05
4
集成
电路
系统公司
ICS9FG104
电气特性 - DIF 0.7V电流模式差分对
T
A
= 0 - 70℃ ; V
DD
= 3.3V +/- 5 ％ ;
L
=为2pF ，R
S
=33.2, R
P
=49.9,
Ι
REF
= 475
参数
输出阻抗
电压高
电压低
最大电压
分压
过零电压（ABS ）
过零电压（ VAR ）
长精度
符号
Zo
1
VHIGH
VLOW
Vovs
Vuds
Vcross （绝对压力）
D- Vcross
PPM
条件
V
O
= V
x
单统计测量
使用示波器端信号
数学函数。
在测量单端
使用绝对值信号。
过路的变化对所有边缘
看到TPERIOD最小 - 最大价值
400MHz的名义
400MHz的传播
333.33MHz名义
333.33MHz蔓延
266.66MHz名义
266.66MHz蔓延
200MHz的名义
200MHz的传播
166.66MHz名义
166.66MHz蔓延
133.33MHz名义
133.33MHz蔓延
100.00MHz名义
100.00MHz蔓延
400MHz的名义/扩散
333.33MHz名义/扩散
266.66MHz名义/扩散
标称为200MHz /扩散
166.66MHz名义/扩散
133.33MHz名义/扩散
100.00MHz名义/扩散
V
OL
= 0.175V, V
OH
= 0.525V
V
OH
= 0.525V V
OL
= 0.175V
-300
2.4993
2.4993
2.9991
2.9991
3.7489
3.7489
4.9985
4.9985
5.9982
5.9982
7.4978
7.4978
9.9970
9.9970
2.4143
2.9141
3.6639
4.8735
5.8732
7.3728
9.8720
175
175
民
3000
660
-150
-300
250
850
mV
150
1150
550
140
300
2.5008
2.5133
3.0009
3.016
3.7511
3.77
5.0015
5.0266
6.0018
6.0320
7.5023
5.4000
10.0030
10.0533
mV
mV
mV
PPM
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ps
ps
ps
ps
%
ps
ps
ps
ps
1
1
1
1
1
1,2
2
2,3
2
2,3
2
2,3
2
2,3
2
2,3
2
2,3
2
2,3
1,2
1,2
1,2
1,2
1,2
1,2
1,2
1
1
1
1
1
4
4
4
1
典型值
最大
单位
笔记
1
1
平均周期
TPERIOD
绝对分钟内
T
absmin
上升时间
下降时间
上升时间变化
秋季时间变化
占空比
歪斜，输出到输出
抖动， PCI -E SRC阶段
抖动， PCI -E SRC阶段
抖动，周期循环
1
2
t
r
t
f
D-吨
r
D-吨
f
d
t3
t
sk3
t
jPCI-ephase14
t
jPCI-ephase25
t
jcyc - 环
实测差异
V
T
= 50%
22MHz/1.5MHz/1.5MHz/10ns,
14.31818 MHz的参考时钟
22MHz/1.5MHz/1.5MHz/10ns,
25MHz的参考时钟
实测差异
45
700
700
125
125
55
35
42
39
50
通过设计和特性保证，而不是100 ％生产测试。
所有的长期精度和时钟周期规格都保证假设REFOUT是14.31818MHz
或25 MHz的
3
4
数字是向下蔓延。
该图是作为一个PCI Express的参考时钟定义由PCI-SIG的峰 - 峰值相位抖动。请访问
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0839D—06/02/05
5
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