集成
电路
系统公司
ICS9248-135
频率发生器&集成缓冲器对赛扬& PII / III & K6
推荐应用：
为SIS540主板芯片的单时钟解决方案，
SIS630的Pentium II / III和K6芯片组。
输出特点：
3-处理器@ 2.5 / 3.3V ，高达166MHz的。
10 - SDRAM @ 3.3V ，高达166MHz的
其中包括2 SDRAM_F的
7- PCI @ 3.3V ，
1为48MHz ， 3.3V @定。
1 - 24 / 48MHz的，由我@ 3.3V可选
2
C
（默认为24MHz ） 。
2- REF @ 3.3V ， 14.318MHz 。
产品特点：
高达166MHz的频率支持
支持FS0 - FS3捕捉状态位，因为我
2
C读取回来。
支持电源管理： CPU ， PCI ， SDRAM站
和掉电模式的形式我
2
C语言编程。
扩频的EMI控制（ 0至-0.5 ％ ， ±0.25 ％ ） 。
FS0 ， FS1 ， FS3必须有一个内置120K下拉
到GND 。
使用外部14.318MHz晶振
歪斜规格：
CPU - CPU ： < 175ps
SDRAM - SDRAM < 250PS
PCI - PCI ： < 500PS
CPU - SDRAM ： < 500PS
CPU （早期） - PCI ： 1-4ns （典型值2ns的。 ）
引脚配置
VDDref
1
* REF0 / FS3
GNDREF
X1
X2
VDDpci
*PCICLK_F/FS1
*PCICLK1/FS2
PCICLK2
GNDPCI
PCICLK3
PCICLK4
PCICLK5
PCICLK6
VDD
GND
SDRAM_STOP ＃
** PD ＃
VDD
CPU_STOP ＃
PCI_STOP ＃
GND
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF1
VddLCPU
CPUCLK_F
CPUCLK1
GNDL
CPUCLK2
VDD
SDRAM_F1
SDRAM_F0
GND
SDRAM7
SDRAM6
VDD
SDRAM5
SDRAM4
GND
SDRAM3
SDRAM2
VDD
SDRAM1
SDRAM0
VDD
1
48MHz/FS0*
24_48MHz/CPU2.5_3.3#*
48引脚SSOP 300MIL
*这些输入有120K下拉至GND 。
**这些输入有120K上拉至VDD 。
1这是双重力量。
的功能
框图
FS3
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
48MHz
24_48MHz
ICS9248-135
中央处理器
（兆赫）
66.6
100.0
150.0
133.3
66.8
100.0
100.0
133.3
66.8
97.0
70.0
95.0
95.0
112.0
97.0
96.2
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
文献[ 1 ： 0 ]
中央处理器
Divder
停止
2
CPUCLK [2： 1]
CPUCLK_F
SDRAM
Divder
停止
8
SDRAM的[7：0 ]
SDRAM_F [1 ：0]的
CPU2.5_3.3#
SDATA
SCLK
FS [ 3：0]
PD ＃
PCI_STOP ＃
CPU_STOP ＃
SDRAM_STOP ＃
CONFIG 。
注册。
控制
逻辑
PCI
Divder
停止
6
2
PCICLK [ 6:1 ]
PCICLK_F
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
SDRAM
（兆赫）
100.0
100.0
100.0
100.0
133.6
133.3
150.0
133.3
66.8
97.0
105.0
95.0
126.7
112.0
129.3
96.2
PCICLK
（兆赫）
33.3
33.3
37.5
33.3
33.4
33.3
37.5
33.3
33.4
32.3
35.0
31.7
31.7
37.3
32.2
32.1
9248-135修订版A 01年1月16日
第三方的品牌和名称均为其各自所有者的财产。
ICS保留随时修改中确定的设备数据的权利
本出版物，恕不另行通知。 ICS建议其客户
获取所有设备数据的最新版本，以确认任何
信息正在依靠由客户是最新和准确。
ICS9248-135
概述
该
ICS9248-135
是使用SIS六百三十○分之五百四十○风格芯片组的台式机/笔记本电脑设计的单芯片时钟解决方案。它
提供了这样的一个系统中的所有必要的时钟信号。
扩频可以通过我启用
2
C语言编程。扩频通常会降低系统的电磁干扰8dB至
10分贝。这简化了EMI认证，而不诉诸板设计迭代或昂贵的屏蔽。该ICS9248-135
采用专有的闭环设计，它严格控制工艺及温度扩频过的百分比
的变化。
串行编程我
2
C接口允许转变职能，停止时钟编程和频率选择。
引脚配置
引脚数
1, 6, 15, 19, 27,
30, 36, 42
2
3, 10, 16, 22, 33,
39, 44
4
5
7
8
14, 13, 12, 11, 9
17
18
20
21
38, 37, 35, 34,
32, 31, 29, 28
23
24
25
26
41, 40
45, 43
46
47
48
引脚名称
VDD
REF0
FS3
GND
X1
X2
FS1
PCICLK_F
FS2
PCICLK1
PCICLK （6 ：2）
SDRAM_STOP ＃
PD ＃
CPU_STOP ＃
PCI_STOP ＃
SDRAM（ 7：0 ）
SDATA
SCLK
CPU2.5_3.3#
24_48MHz
FS0
48MHz
SDRAM_F （1： 0）
CPUCLK （1： 2）
CPUCLK_F
VddLCPU
REF1
TYPE
PWR
OUT
IN
PWR
IN
OUT
IN
OUT
IN
OUT
OUT
IN
IN
IN
IN
OUT
IN
IN
IN
OUT
IN
OUT
OUT
OUT
OUT
PWR
OUT
描述
3.3V的电源输出SDRAM缓存， PCI输出缓冲器，参考
输出缓冲器和48MHz的输出
14.318 MHz参考时钟。
频率选择引脚。
接地引脚3V输出。
晶振输入，名义上14.318MHz 。
晶振输出，标称14.318MHz 。
频率选择引脚。
自由运行PCICLK时钟输出。不影响PCI_STOP ＃
频率选择引脚。
PCI时钟输出。
PCI时钟输出。
停止除SDRAM_F时钟的所有SDRAM的逻辑0电平，当输入为低电平
异步低电平有效输入引脚用来关闭该设备的供电到低
电源状态。内部时钟被禁止和VCO和晶体是
停了下来。的断电延时不会超过3毫秒。
停止所有CPUCLKs时钟的逻辑0电平，当输入为低电平
停止所有PCICLKs时钟的逻辑0电平，当输入为低电平
SDRAM时钟输出
因为我的数据输入
2
C串行输入， 5V容限输入
我的时钟输入
2
C输入， 5V容限输入
在3.3V低 - 高电压时选择2.5V
时钟输出的超级I / O / USB默认为24MHz
频率选择引脚。
48MHz的输出时钟
自由运行的SDRAM时钟输出。不受SDRAM_STOP ＃
CPU时钟输出。
自由运行CPUCLK时钟输出。不受CPU_STOP ＃
电源引脚的CPUCLKs 。 2.5V
14.318 MHz参考时钟。
第三方的品牌和名称均为其各自所有者的财产。
2
ICS9248-135
一般我
2
C串行接口信息
本节中的信息假定读者熟悉我
2
C语言编程。
欲了解更多信息，请联系ICS为我
2
C语言编程应用笔记。
如何写：
控制器（主机）发送一个起始位。
控制器（主机）发送写地址D2
(H)
ICS时钟将
应答
控制器（主机）发送一个哑命令代码
ICS时钟将
应答
控制器（主机）发送一个空字节计数
ICS时钟将
应答
控制器（主机）开始发送第一个字节（字节0）
经过5个字节
ICS时钟将
应答
每个字节
一次一个。
控制器（主机）发送一个停止位
如何阅读：
控制器（主机）将发送起始位。
控制器（主机）发出读地址D3
(H)
ICS时钟将
应答
ICS时钟将发送
字节数
控制器（主机）确认
ICS时钟发送一个字节
（字节0）字节5
控制器（主机）需要确认每个字节
控制器（主机）将发送一个停止位
如何写：
控制器（主机）
开始位
地址
D2
(H)
假命令代码
确认
虚拟字节数
确认
BYTE 0
确认
1个字节
确认
2字节
确认
BYTE 3
确认
4个字节
确认
BYTE 5
确认
停止位
确认
停止位
确认
BYTE 5
确认
4个字节
确认
BYTE 3
确认
2字节
确认
1个字节
确认
BYTE 0
ICS （从/接收器）
如何阅读：
控制器（主机）
开始位
地址
D3
(H)
ICS （从/接收器）
确认
确认
字节数
注意事项：
1.
2.
3.
4.
5.
在ICS时钟发生器是一个从/接收器，我
2
C分量。它可以回读存储在锁存器中的数据
VERI网络阳离子。
读回将支持英特尔PIIX4 "Block - Read"协议。
由该时钟发生器所支持的数据传输速率为100K位/秒或更小（标准模式）
该输入工作电压为3.3V的逻辑电平。
该数据字节的格式是8位字节。
为了简化该时钟发生器我
2
C接口，协议设置为只使用"Block - Writes"从控制器。该
字节必须按顺序访问，从最低到最高字节与停止后的任何完整的字节的能力
已被转移。上面显示的命令代码和字节数必须发送，但数据被忽略的那些
两个字节。数据被加载到停止顺序发出。
在上电时，所有寄存器被设置为一个默认状态，如图所示。
6.
第三方的品牌和名称均为其各自所有者的财产。
3
ICS9248-135
串行配置命令位图
字节0 ：功能和频率选择寄存器（默认值= 0 ）
描述
位7位2位6位5位4
中央处理器
SDRAM
0
0
0
0
0
66.6
100.0
0
0
0
0
1
100.0
100.0
0
0
0
1
0
150.0
100.0
0
0
0
1
1
133.3
100.0
0
0
1
0
0
66.8
133.6
0
0
1
0
1
100.0
133.3
0
0
1
1
0
100.0
150.0
0
0
1
1
1
133.3
133.3
0
1
0
0
0
66.8
66.8
0
1
0
0
1
97.0
97.0
0
1
0
1
0
70.0
105.0
0
1
0
1
1
95.0
95.0
0
1
1
0
0
95.0
126.7
0
1
1
0
1
112.0
112.0
0
1
1
1
0
97.0
129.3
0
1
1
1
1
96.2
96.2
位7,2
第6位： 4
1
0
0
0
0
66.8
100.2
1
0
0
0
1
100.2
100.2
1
0
0
1
0
166.0
110.7
1
0
0
1
1
100.2
133.6
1
0
1
0
0
75.0
100.0
1
0
1
0
1
83.3
125.0
1
0
1
1
0
105.0
140.0
1
0
1
1
1
133.6
133.6
1
1
0
0
0
110.3
147.0
1
1
0
0
1
115.0
153.3
1
1
0
1
0
120.0
120.0
1
1
0
1
1
138.0
138.0
1
1
1
0
0
140.0
140.0
1
1
1
0
1
145.0
145.0
1
1
1
1
0
147.5
147.5
1
1
1
1
1
160.0
160.0
0 - 频率选择由硬件选择，输入锁存
第3位
1 - 频率被选中的位7,2 ， 6:4
0 - 正常
第1位
1 - 扩频启用
0 - 运行
位0
1三态输出全部
位
PWD
PCI
33.3
33.3
37.5
33.3
33.4
33.3
37.5
33.3
33.4
32.3
35.0
31.7
31.7
37.3
32.3
32.1
33.4
33.4
27.7
33.4
37.5
31.3
35.0
33.4
36.8
38.3
30.0
34.5
35.0
36.3
36.9
26.7
SS
0至0.5％的
0至0.5％的
±0.25%
0至0.5％的
0至0.5％的
0至0.5％的
±0.25%
0至0.5％的
±0.25%
0至0.5％的
±0.25%
±0.25%
±0.25%
±0.25%
0至0.5％的
0至0.5％的
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
±0.25%
00010
Note1
0
1
0
注意：
PWD =上电缺省
注1 ：
默认上电时，将成为被锁定的逻辑输入来定义的频率，所显示的位3 。
在我
2
回读了7位， 2 ， 6 ： 4表示版本号。
I
2
C是飞利浦公司的商标
第三方的品牌和名称均为其各自所有者的财产。
4
QQ：2881677436 复制
