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电路
系统公司
ICS9150-02
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高能奔腾和SDRAM频率发生器
概述
该
ICS9150-02
生成所需的高速RISC所有时钟
或者CISC微处理器的系统，如英特尔奔腾Pro的。两
不同的参考频率相乘的因素是外部可选
用平滑的频率转换。一输出使能提供一种用于
可测性。
高驱动PCICLK & SDRAM输出通常提供更大
小于1V / ns的转换速率为30 pF的负载。 CPUCLK通常输出
提供更好的比1V / ns的转换速率为20pF的负载，同时保持
50
±
5 ％的占空比。该参考时钟输出，通常会提供更好的
比0.5V / ns的压摆率。
特点
产生5处理器， 6条公交， 2 14.31818MHz和13
SDRAM时钟。
同步时钟歪斜匹配到250 ps的窗口
在BCLKs个PCLK和500 ps的窗口
测试时钟模式简化了系统的设计
扩频可用
I
2
C接口编程
从CPU （早期）倾斜，以PCI时钟-1为4ns ，中心
2.6ns
3.0V ？ 3.7V电源电压范围
56 -pin SSOP封装
引脚配置
框图
56引脚SSOP
的功能
FS0
0
1
CPUCLK ，
SDRAM
（ M·H Z）
60.0
66.6
X1 ， REF
（ M·H Z）
P·C IC L·K
（ M·H Z）
14.318
14.318
30
3 3 .3
Pentium是Intel Corporation的注册商标
9150-02版D 97年9月18日
产品预览文档包含新的信息
在产品开发的取样或试生产阶段。
特征数据和其他规格如有变更，
恕不另行通知。
ICS9150-02
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引脚说明
引脚数
引脚名称
TYPE
描述
2, 3
4, 10, 17, 23, 31,
34, 40, 47, 53
5
6
8
9, 11, 12, 13
14, 16
18, 19
21
27
28
29
30
1, 7, 15, 20, 26,
37, 43
50, 56
22, 24, 25, 32, 33,
35, 36, 38, 39, 41,
42, 44, 45
54, 55
46, 48, 49, 51, 52
REF （0： 1）
GND
X1
X2
PCICLK_F
PCICLK （0： 5）
48MHz
N / C
SDATA
SCLK
OE
SEL六十零分之六十六＃
VDD2 ， VDD1 ，
VDD3 ， VDD4
VDDL2 ， VDDL1
SDRAM （ 0:12 ）
IOAPIC （1： 0）
CPUCLK （0： 4）
OUT
PWR
IN
OUT
OUT
OUT
OUT
-
IN
IN
IN
IN
PWR
PWR
OUT
OUT
OUT
14.318 MHz参考时钟输出。
地面上。
14.318MHz输入。有内部负荷上限，
(33pF).
晶振输出。有内部负荷上限（ 33pF的）和反馈
电阻X1
自由运行的总线时钟。
总线时钟输出。
48MHz的时钟输出
引脚没有内部连接。
在串行配置端口的串行数据。
时钟输入串行配置端口。
逻辑输入输出使能，三态输出都低时。
选择的60MHz或66MHz的的SDRAM和CPU 。
标称3.3V电源。看到电力集团的功能。
CPU和IOAPIC时钟缓冲器电源（ 2.5 - VDD ）
SDRAM时钟（ 60 / 66.6MHz频率范围内）
IOAPIC时钟输出。 （ 14.31818 MHz）的技术VDDL1
CPU输出时钟。本站由VDDL2 （ 60或66.6MHz频率范围内）
VDD1 = REF （0： 1）中， X1，X2
VDD2 = PCICLK_F ， PCICLK （0： 5）
VDD3 = SDRAM （ 0:12 ） ，供应PLL内核
VDD4 = 48 MHz的
VDDL1 = IOAPIC （0： 1）
VDDL2 = CPUCLK （0： 4）
电源组
2
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技术引脚功能描述
VDD(1,2,3,4)
这是电源向所述装置的内部核心逻辑以及
作为时钟输出缓冲器REF（ 0 ：1）， PCICLK ， 48MHz的（0： 1）
和SDRAM （0 ：7）。
此引脚工作在3.3V电压。从列出的时钟缓冲器，它
供应将有来自地面的电压摆幅到这个水平。对于
实际保证高和低电压电平的时钟，请
咨询本数据表中的DC参数表。
VDDL1,2
这是电源的CPUCLK和IOAPCI输出
缓冲区。这些输出的电压电平可以是2.5或3.3volts 。
从缓冲器的时钟，每个设备将有一个电压摆动
从地面到这个水平。对于实际的保证，高和低
这些时钟的电压等级，请咨询直流参数
表本数据表中。
GND
这是电源接地（或负）返回引脚
内部核心逻辑和所有的输出缓冲器。
X1
该输入引脚提供两个功能之一。当使用该装置
用水晶，X 1作为输入端子的参考信号
来自离散的晶体。当该装置是由一个驱动
外部时钟信号， X 1是该装置的输入引脚为参考
时钟。该引脚还实现了内部晶体负载电容
被连接到地。随着33pF的标称值不
外部负载帽时需要一个C
L
= 17 18pF之结晶。
X2
该输出引脚用于只有当设备使用水晶作为
参考频率源。在这种操作模式下， X 2为
驱动（或激励）离散晶振输出信号。 X2引脚
还将名义上实施内部晶体负载电容
33pF.
CPUCLK （0： 4）
这些输出引脚的时钟输出驱动处理器
其它CPU相关电路需要的时钟这是在紧张
偏移公差与CPU时钟。这些电压摆幅
时钟由施加到theVDDL2销theVoltage电平来控制
该装置。见的功能表的具体的列表
频率可用于这些时钟和选择
码，以产生它们。
SDRAM （ 0:12 ）
这些输出时钟被使用来驱动动态RAM ?? s和低
CPU的时钟歪斜副本。的电压摆幅
SDRAM ？的输出是由所施加的电源电压控制
到装置的VDD3 ，为3.3伏。
IOAPIC （0： 1）
这些输出是固定的，在运行频率输出时钟
参考输入（通常为14.31818MHz ） 。其电压电平摆幅
由VDDL1控制，并且可以在2.5或3.3volts操作。
REF （0： 1）
在REF输出是运行在相同的固定频率时钟
频率作为输入参考时钟X1或晶体（通常
14.31818MHz ）连接跨X1和X2 。
PCICLK_F
这个输出是等于PCICLK （0 ：5）。
PCICLK （0： 5）
这些输出时钟产生所有的PCI时序要求的
奔腾/专业版的系统。它们符合目前的PCI
规范。他们跑1/2的CPU频率。
FS0
该输入引脚控制时钟的频率的CPU ，
PCICLK和SDRAM输出管脚。如果一个逻辑“1”的值是存在于
这个引脚上， 66.6 MHz的时钟将被选中。如果一个逻辑“0”时，
在60MHz的频率将被选中。
I
2
C
在SDATA和SCLOCK输入是使用对器件编程。
时钟发生器是在我从机接收器
2
C协议。
这将允许回读寄存器。请参阅配置地图
注册功能。在我
2
在飞利浦公司的I C规范
2
外设
数据手册（ 1996年） ，应遵循。
48MHz
这是一个固定频率的时钟，通常用于驱动超
I / O外围设备的需求和USB 。
OE
保持为低电平时，输出使能三态输出。该引脚
覆盖我
2
字节0的功能，从而使输出将三态
当OE是低电平不管我的
2
C中定义的功能。当OE
为高电平时，我
2
C函数是在主动控制。
3
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一般我
2
C串行接口信息
A.
对于时钟发生器由一个I处理
2
C控制器，下面的地址必须被作为一个启动序列，
在确认每个字节之间的位。
时钟发生器
地址（7位）
A（ 6 ： 0 ） & R / W ＃
D2
(H)
B.
确认
+8位虚设
命令代码
确认
+8位虚设
字节数
确认
然后字节0 ， 1，2，等中
步骤直到停止。
时钟发生器是一个从/接收器I
2
C分量。它可以"read回" （在飞利浦公司的I
2
C协议）中存储的数据
锁存器进行验证。 （集R / W ＃ 1以上） 。有没有支持的字节数，所以它不符合英特尔SMB
PIIX4协议。
时钟发生器
地址（7位）
A（ 6 ： 0 ） & R / W ＃
D3
(H)
C.
D.
E.
F.
确认
BYTE 0
确认
1个字节
确认
字节0，1， 2 ，等等的顺序，直到停止。
由该时钟发生器所支持的数据传输速率为100K比特/秒（标准模式）
该输入工作电压为3.3V的逻辑电平。
该数据字节的格式是8位字节。
为了简化该时钟发生器我
2
C接口，协议设置为使用来自控制器的唯一块写操作。字节
必须按顺序访问，从最低到最高字节与停止后的任何完整的字节有能力
被转移。上面显示的命令代码和字节数必须发送，但数据被忽略了这两个
字节。数据被加载到停止顺序发出。
在掉电模式（ PWR_DWN ＃低）时， SDATA和SCLK引脚三态和内部数据锁存器
保持所有先前的编程信息。
在上电时，所有寄存器被设置为一个默认状态。见字节0细节默认情况下，字节1至5默认
到1 （输出使能状态）
G
.
H.
字节0 ：功能和频率选择时钟寄存器（默认= 0 ）
串行配置命令位图
位
第7位
第6位
针＃
-
-
-
描述
第5位
-
4位
位
位
位
位
3
2
1
0
-
-
-
版权所有
必须为0以进行正常操作
必须为0以进行正常操作
在扩频，控制型
（ 0 =居中， 1 =向下蔓延）
必须为0以进行正常操作
在扩频，控件控件
扩频％ （0 = 1.5％ ，1 = 0.5％）
版权所有
版权所有
Bit1
Bit0
1
1 - 三态
1
0 - 扩频启用
0
1 - 测试模式
0
0 - 正常运行
4
PWD
0
0
0
0
0
0
0
0
0
0
注意：
PWD =上电缺省
I
2
C是飞利浦公司的商标
QQ：2881677436 复制
