RoboClockII 少年，
CY7B9930V ， CY7B9940V
高速多频
PLL时钟缓冲器
特点
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■
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■
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■
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■
■
12-100兆赫（ CY7B9930V ） ，或24-200兆赫（ CY7B9940V ）
输入/输出操作
一对匹配输出偏斜< 200 PS
零输入至输出延迟
能够驱动50ω 10 LVTTL 50 ％占空比输出
终止线
商业级温度范围内具有八路输出200
兆赫
工业温度范围内具有八个输出频率为200 MHz
3.3V LVTTL /低压差（ LVPECL ） ，容错和热
插入的参考输入
的乘法比率（1-6 ，8，10 ， 12）
运行在高达12倍的输入频率
单独的输出禁止银行为积极的动力
管理和降低EMI
输出高阻抗选项用于测试目的
与锁定指示完全集成的PLL
低周期到周期抖动（ <100 PS峰 - 峰）
■
■
单3.3V ± 10 ％电源
44引脚TQFP封装
功能说明
该CY7B9930V和CY7B9940V高速多频
PLL时钟缓冲器提供对系统用户可选择的控制
时钟功能。该多路输出时钟驱动器提供
与要优化的定时功能的系统集成
的高性能计算机或通信系统。
十大可配置输出可驱动每一个传输终止
线阻抗低至50Ω ，同时提供最小的，
指定的输出歪斜的LVTTL电平。的输出被设置成
在三家银行。在FB反馈区有两路输出，
其允许分频功能的从1到12中的任何一个
这些10的输出可以被连接到该反馈输入，以及
驾驶其他投入。
可选的参考输入是容错功能，允许
顺利转移到辅助时钟源的变化，当
主时钟源不操作。参考输入是
配置了可同时接收LVTTL或差分
（ LVPECL ）输入。完全集成的PLL抖动降低
并简化电路板布局。
框图
FBKA
相
频率。
探测器
VCO
控制逻辑
DIVIDE
发电机
LOCK
滤波器
REFA +
REFA-
REFB +
REFB-
REFSEL
FS
Output_Mode
3
3
银行反馈
FBDS0
FBDS1
3
3
DIVIDE
矩阵
QFA0
QFA1
2QA0
2QA1
2银行
DIS2
2QB0
2QB1
1QA0
1QA1
银行1
DIS1
1QB0
1QB1
赛普拉斯半导体公司
文件编号： 38-07271牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年8月8日
[+ ]反馈
RoboClockII 少年，
CY7B9930V ， CY7B9940V
分割矩阵
除法矩阵是由三个独立的银行： 2
时钟输出的银行和反馈一家银行。每个时钟
输出组有两对低偏移，高扇出缓冲器输出的
（ [1 ： 2 ] Q [ A：B ] [0 ： 1 ] ） ，和一个输出禁用（ DIS [1 ： 2 ] ） 。
反馈银行有一对低歪斜，高扇出输出
缓冲器（ QFA [0： 1]）。之一，这些输出可以连接到
选择反馈输入（ FBKA + ） 。这种反馈的银行也有
2分频功能选择的FBD [ 0 ： 1 ] 。
除法能力每家银行都显示在
表2中。
表2.输出分频器功能
功能
SELECTS
FBDS1
FBDS0
框图描述
相位频率检测器和过滤器
这两个块接受来自REF输入信号（ REFA + ，
REFA- ， REFB +或REFB- ）和FB输入（ FBKA ） 。更正
然后将产生的信息以控制频率
压控振荡器（ VCO ） 。这两个块，沿
与VCO的，形成一个锁相环（PLL），用于跟踪所述
传入REF信号。
该RoboClockII少年有一个灵活的REF输入方案。
这些输入允许使用差分LVPECL或单
端LVTTL输入。配置为单端LVTTL输入，
离开互补引脚连接到1.5V ） ，然后使用其它输入
引脚为LVTTL输入。在REF输入也宽容热
插入。
在REF输入端可以动态改变。当改变
从一个参考输入的相同的其它参考输入
频率，PLL被优化，以确保在时钟输出
周期不大于计算出的系统预算（吨以下
民
= t
REF
（标称参考时钟周期） - 吨
CCJ
（周期到周期抖动） -
t
PDEV
（最大时间差） ），而重新获得锁。
输出分频器功能
银行1
2银行
反馈
银行
低
低
低
MID
MID
MID
高
高
高
低
MID
高
低
MID
高
低
MID
高
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/2
/3
/4
/5
/6
/8
/10
/12
压控振荡器，控制逻辑，并划分发电机
该VCO接受来自PLL滤波器模块模拟控制输入。
FS的控制引脚设置决定的名义运营
在除以一个输出的频率范围（F
喃
）该装置。
f
喃
直接关系到VCO的频率。有两种
在RoboClockII少年，低速设备的版本
（ CY7B9930V ） ，其中f
喃
从12兆赫至100兆赫，以及范围
高速设备（ CY7B9940V ） ，从24兆赫范围
为200 MHz。在FS设置为每个设备示于
表1中。
这架F
喃
频率被看到的“分频1 ”输出。
表1.频率范围选择
CY7B9930V
FS
[1]
低
MID
高
f
喃
（兆赫）
分钟。
12
24
48
马克斯。
26
52
100
CY7B9940V
f
喃
（兆赫）
分钟。
24
48
96
马克斯。
52
100
200
[2]
输出禁用描述
银行1和银行2的输出可以独立投入
一个HOLD OFF或高阻抗状态。的组合
Output_Mode和DIS [1 ： 2 ]输入决定输出时钟“
国家对每家银行。当该DIS [ 1:2 ]为低时，对所述输出
相应的银行已启用。当该DIS [ 1:2 ]为高电平，
对于银行的输出被禁止到高阻抗（Hi -Z ）
或HOLD OFF状态取决于Output_Mode输入。
表3
定义了禁用输出功能。
笔记
1.要在FS设置的级别由“虚”的工作频率来确定（F
喃
）中的V
CO
. f
喃
总是出现在当输出在运行输出
不可分割模式。在REF和FB是在f
喃
当连接到FB输出守不住。
2.最大输出频率为200兆赫。
文件编号： 38-07271牧师* C
第11 2
[+ ]反馈
RoboClockII 少年，
CY7B9930V ， CY7B9940V
保持OFF状态被设计成一个节电功能。一
输出银行被禁止在HOLD OFF状态最多
从时间6输出的时钟周期时，禁止输入
（DIS [ 1:2 ] ）为高电平。当禁止在HOLD OFF状态，
输出被驱动到逻辑低状态的下降沿。这
确保时钟都停止不干扰输出。当一个
输出银行被禁止为Hi-Z状态，各自的银行
输出立即去HI -Z 。
表3. DIS [ 1 ： 2 ]引脚功能
Output_Mode
HIGH / LOW
高
低
MID
DIS [ 1:2 ] / FBDIS
低
高
高
X
输出模式
启用
高阻
HOLD -OFF
工厂测试
如果锁定后的反馈时钟除去已经HIGH时，一
看门狗电路实现，以指示所述的锁外
通过拉高LOCK低的超时后的状态。这
超时时间段是基于一个分频的基准时钟。
这是假设所选择的REF输入活性。如果
有选定的REF输入无活动则锁
检测引脚可能不能准确地反映内部PLL的状态。
工厂测试模式说明
该器件进入工厂测试模式下，当OUTPUT_MODE
被驱动到MID 。在工厂测试模式下，器件工作
其内部PLL断开;供给到所述输入电平
参考输入来代替PLL输出的。在测试模式
所选择的FB输入必须连接到低电平。的所有功能
设备保持正常运行，工厂测试模式除外
内部PLL输出和银行禁用。该OUTPUT_MODE
输入被设计为静态的输入。动态切换该输入
从低到高可暂时使设备进入
工厂测试模式（通过中间状态时传递） 。
工厂测试复位
当在工厂测试模式（ OUTPUT_MODE = MID） ，该装置
通过驱动DIS2输入高电平复位到一个确定的状态。
当DIS2输入驱动为高电平在出厂测试模式下，所有
时钟输出到HI -Z ;后所选择的参考时钟引脚
有五个积极转变，所有内部的有限状态机
（FSM）被设定为一个确定的状态。的确定性状态
状态机依赖于隔膜的配置
选择和频率选择输入。所有的时钟输出保持在高
阻抗模式，所有有限状态机停留在确定性状态
直到DIS2失效。当DIS2无效（与
OUTPUT_MODE仍处于MID ） ，设备将重新进入工厂测试
模式。
锁定检测输出说明
锁定检测输出指示的锁定状态
集成PLL 。锁定检测是通过比较来完成
基准和反馈之间的相位差
输入。相位误差被声明时的相位差
两个输入之间大于指定的设备
传播延迟（吨
PD
).
当在锁定状态下，后四个或更多个连续
反馈时钟周期的相位误差，则LOCK输出是
强制为低，表示失锁状态。
当在失锁状态下， 32个连续相位的无差错
反馈时钟周期都需要允许LOCK输出到
显示锁定状态（ LOCK = HIGH ） 。
文件编号： 38-07271牧师* C
第11 3
[+ ]反馈
RoboClockII 少年，
CY7B9930V ， CY7B9940V
引脚德网络nitions
44引脚TQFP
FBDS1
FBDS0
44 43 42 41 40 39 38 37 36 35 34
GND
2QB1
VCCN
2QB0
GND
GND
2QA1
VCCN
2QA0
GND
GND
1
2
3
4
5
6
7
8
9
10
11
33
32
31
30
VCCQ
REFA +
REFA -
REFSEL
REFB-
REFB +
FS
GND
VCCQ
DIS2
DIS1
CY7B9930V/40V
VCCQ
29
28
27
26
25
24
23
Output_Mode
VCCN
LOCK
12
13 14 15 16 17 18 19 20 21 22
1QA1
GND
GND
1QA0
GND
VCCN
VCCN
1QB0
1QB1
名字
FBKA
REFA + ， REFA-
REFB + ， REFB-
REFSEL
I / O
输入
输入
TYPE
LVTTL
LVTTL /
LVDIFF
LVTTL
反馈输入。
GND
FBKA
QFA1
QFA0
GND
GND
GND
描述
参考输入：
这些输入工作为差分PECL或单端TTL
基准电压输入到PLL。当作为单端LVTTL输入工作，离开
互补输入必须悬空。
参考选择输入：
该REFSEL输入控件引用输入配置。当
低时，它使用了REFA对作为基准输入。当高，它采用了REFB对作为
的参考输入。该输入具有内部上拉下来。
频率选择：
根据标称频率设置该输入（F
喃
） 。看
表1中。
反馈分频器功能选择。
这些输入确定QFA0的功能和
QFA1输出。看
表2中。
输出禁用：
每个输入控制各个输出行的状态。当高，
输出银行被禁止的“ HOLD OFF”或“ HI -Z ”的状态;禁用状态是阻止 -
通过OUTPUT_MODE开采。当过低时，[ 1 ： 4 ] Q [ A：B ] [0 ： 1 ]启用。看
表3中。
这些输入有一个内部上拉下来。
PLL锁定指示灯：
当HIGH ，这个输出显示内部PLL锁定到
的参考信号。当低时，PLL正在尝试获得锁。
输出方式：
该引脚决定了时钟输出“禁止状态。当此输入为高电平时，
时钟输出禁用到高阻抗（ Hi- Z） 。当此输入为低电平，时钟
输出禁用到“HOLD OFF”模式。当MID ，器件进入工厂测试模式。
时钟反馈输出：
这对时钟输出连接到FB输入。这些输出
有众多的鸿沟选项。该功能由的FBD的设置决定[0：1 ]
销。
时钟输出。
输出缓冲电源：
电源为每个输出对。
内部电源：
电源的内部电路。
设备接地。
输入
FS
[3]
的FBD [0：1 ]
[3]
DIS [1： 2]
输入
输入
输入
3级
输入
3级
输入
LVTTL
LOCK
Output_Mode
[3]
产量
输入
LVTTL
3级
输入
LVTTL
QFA [0：1 ]
产量
[1 ： 2 ] Q [ A：B ] [0 ： 1 ]
VCCN
VCCQ
GND
产量
LVTTL
PWR
PWR
PWR
记
3.对于所有三态输入，高电平表示为V连接
CC
， LOW指示GND的连接，和MID表示打开的连接。内部端接电路
持有未连接的输入到V
CC
/2.
文件编号： 38-07271牧师* C
第11 4
[+ ]反馈
RoboClockII 少年，
CY7B9930V ， CY7B9940V
绝对最大条件
超出最大额定值，可能会损害的使用寿命
装置。这些用户指导未经测试。
储存温度
...........................................40
°
C至+ 125
°
C
环境温度与功耗的应用
........40
°
C至+ 125
°
C
电源电压对地电位
........................0.5V
至+ 4.6V
直流输入电压
............................................... 0.3V
到V
CC
+0.5V
输出电流转换成输出（ LOW ） ................................... 40毫安
静电放电电压............................................... .. >2000V
MIL -STD -883方法3015 ）
闩锁电流............................................... .......... > ± 200毫安
工作范围
范围
广告
产业
环境温度
0
°
C至+70
°
C
–40
°
C至+ 85
°
C
V
CC
3.3V
±10%
3.3V
±10%
电气特性
在整个工作范围
参数
V
OH
V
OL
I
OZ
V
IH
V
IL
I
I
I
lH
I
lL
描述
LVTTL高压QFA [ 0 ： 1 ] [1 ： 2 ] Q [ A：B ] [0 ： 1 ]
LOCK
LVTTL低压QFA [ 0 ： 1 ] [1 ： 2 ] Q [ A：B ] [0 ： 1 ]
LOCK
高阻抗状态漏泄电流
LVTTL输入高
LVTTL输入低
LVTTL V
IN
＆ GT ; V
CC
LVTTL输入高
当前
LVTTL输入低
当前
FBKA + ， REF [A ： B] ±
REFSEL ， DIS [1 ： 2 ]
FBKA + ， REF [A ： B] ±
REFSEL ， DIS [1 ： 2 ]
FBKA + ， REF [A ： B] ±
FBKA + ， REF [A ： B] ±
REFSEL ， DIS [1 ： 2 ]
FBKA + ， REF [A ： B] ±
REFSEL ， DIS [1 ： 2 ]
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
V
IN
= V
CC
V
IN
= V
CC
/2
V
IN
= GND
–
–50
–200
V
CC
= GND ，V
IN
= 3.63V
V
CC
=最大，V
IN
= V
CC
V
IN
= V
CC
V
CC
=最大，V
IN
= GND
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
测试条件
V
CC
=最小值，我
OH
= -30毫安
I
OH
= -2毫安，V
CC
=最小值。
V
CC
=最小值，我
OL
= 30毫安
I
OL
= 2毫安， V
CC
=最小值。
分钟。
2.4
2.4
–
–
–100
2.0
2.0
–0.3
–0.3
–
–
–
–500
–500
0.87*V
CC
0.47*V
CC
马克斯。
–
–
0.5
0.5
100
V
CC
+0.3
V
CC
+0.3
0.8
0.8
100
500
500
–
–
–
0.53*V
CC
0.13*V
CC
200
50
–
单位
V
V
V
V
μA
V
V
V
V
μA
μA
μA
μA
μA
V
V
V
μA
μA
μA
LVTTL兼容输出引脚（ QFA [ 0 ： 1 ] [1 ： 4 ] Q [ A：B ] [0 ： 1 ] ， LOCK ）
LVTTL兼容输入引脚（ FBKA ， ± REFA ， REFB ± ， REFSEL ， DIS [1 ： 2 ] ）
3电平输入引脚（的FBD [ 0 ： 1 ] ， FS ， Output_Mode ）
V
IHH
V
IMM
V
生病
I
IHH
I
IMM
I
生病
三电平输入HIGH
[4]
三电平输入
三电平输入
HIGH CURRENT
MID
[4]
[4]
三电平输入低电平
三电平输入引脚
三电平输入MID三电平输入引脚
当前
三电平输入
低电流
三电平输入引脚
LVDIFF输入引脚（ REF [A ： B] ± ）
V
差异
V
IHHP
V
ILLP
V
COM
输入差分电压
最高输入高电压
最低输入电压低
共模范围（交叉电压）
400
1.0
GND
0.8
V
CC
V
CC
V
CC
– 0.4
V
CC
mV
V
V
V
记
4.这些输入通常连接到V
CC
， GND或悬空（实际阈值电压变化为V的百分比
CC
） 。内部终端电阻持有
未连接的输入在V
CC
/ 2 。如果这些输入被切换时，输出的功能和定时可以毛刺和PLL可能需要额外吨
LOCK
时间之前
所有的数据表限制得以实现。
文件编号： 38-07271牧师* C
第11个5
[+ ]反馈
QQ：2881677436 复制
