CY25100
现场和工厂可编程扩频
时钟发生器减少电磁干扰
特点
■
好处
■
■
宽工作输出（ SSCLK ）频率范围
3兆赫至200兆赫
可编程扩频与标称31.5千赫
调制频率
中心差： ± 0.25％ ±2.5 ％
向下传播： -0.5 ％至-5.0 ％
输入频率范围
外部晶振： 8 30 MHz的晶体基本
外部参考： 8 166 MHz的时钟
集成锁相环（PLL）的
现场可编程
CY25100SCF和CY25100SIF ， 8引脚SOIC
CY25100ZCF和CY25100ZIF ， 8引脚TSSOP
可编程晶体负载电容调谐阵列
低周期到周期抖动
3.3V操作
商业和工业操作
开/关功能的扩展频谱
掉电或输出使能功能
服务大多数PC外设，网络和消费
应用程序。
提供广泛流传百分比最高的
电磁干扰（EMI）的还原，以满足
监管机构的电磁兼容性（ EMC）要求一
求。降低开发和制造成本，并
时间进入市场。
省去了昂贵和难于使用高
为了晶体。
内部PLL产生高达200 MHz的输出。能够产生
自定义的频率由外部晶振或驱动源。
内部样品和原型数量的编程
可使用CY3672编程工具和
CY3690 （ TSSOP ）或CY3691 （ SOIC ）插座适配器。
量产批量已可通过赛普拉斯的价值
增值分销合作伙伴或通过使用第三方编程
从BP微，希洛系统，等等。
使输出时钟频率，通过调节微调
C
负载
的晶体。无需外部C
负载
电容器。
适用于大多数的PC ，消费类电子以及网络应用。
在标准和低功率系统应用程序的兼容性。
能力来启用或禁用扩展频谱与外部
引脚。
能够实现低功耗状态或输出时钟高阻状态。
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
逻辑框图
RFB
3
XIN
C
XIN
PLL
同
调制
控制
6
2
XOUT
C
XOUT
可编程
CON组fi guration
产量
分频器
和
MUX
REFCLK
7
4
PD ＃或OE
8
SSON ＃
1
VDD
5
VSS
SSCLK
赛普拉斯半导体公司
文件编号： 38-07499牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年11月4日
[+ ]反馈
CY25100
引脚配置
图1. CY25100 8引脚SOIC / TSSOP
1 VDD
SSON ＃ 8
SSCLK 7
2
XOUT
3 XIN / CLKIN
REFCLK 6
4 PD ＃ / OE
VSS 5
引脚说明
针
1
2
3
4
VDD
XOUT
XIN / CLKIN
PD ＃ / OE
名字
3.3V电源。
晶振输出。离开这个引脚如果使用外部时钟浮动。
晶振输入或参考时钟输入。
掉电引脚：低电平有效。如果PD ＃ = 0 ， PLL和XTAL断电，并输出
弱拉低。
输出使能引脚：高电平有效。如果OE = 1， SSCLK和REFCLK被启用。用户具有
无论是选择PD ＃或OE的功能选项。
电源接地。
缓冲基准输出。
扩频时钟输出。
扩频控制。 0 =上传播。 1 =蔓延了。
描述
5
6
7
8
VSS
REFCLK
SSCLK
SSON ＃
概述
该CY25100是一个扩频时钟发生器（ SSCG ） IC
用于降低EMI在今天的高速数字电子发现
系统。
该器件采用了赛普拉斯专有的PLL和传播
频谱时钟（ SSC ）技术，合成和调控
输入时钟的频率。通过频率调制
时钟，测得的电磁干扰的基波和谐波
频率被大大降低。这种减少在辐射
能量可以显著降低与符合成本
监管机构（EMC）的要求和提高
时间进入市场，而不会降低系统的性能。
该CY25100采用工厂或现场可编程组态
日粮存储器阵列合成输出频率，传播
百分比，晶体负载电容，在参考时钟输出/关，
扩频开/关功能，和PD ＃ / OE选项。
表1中。
引脚功能
引脚名称
针＃
单位
计划价值
输入
频率
总XTAL
负载
电容
3和2
pF
产量
频率
SSCLK
7
兆赫
价差百分比
(0.5% – 5%,
0.25 ％区间）
SSCLK
7
%
输入数据，
参考
产量
REFOUT
6
打开或关闭
输入数据，
掉电或自动频率
输出使能调制
PD ＃ / OE
4
选择PD ＃或OE
输入数据，
SSCLK
7
千赫
31.5
传播百分比编程为中心扩散
或向下扩散与传播的各种比例。的范围为
中心的传播是从± 0.25 ％到± 2.50 ％ 。范围为下降
传播是从-0.5 ％至-5.0 ％ 。联系工厂小
或更大的扩散比例的量，如果需要的话。
输入到CY25100既可以是晶体或时钟
信号。输入频率范围为晶体是8到30兆赫，并且
时钟信号是8至166兆赫。
该CY25100有两个时钟输出， REFCLK和SSCLK 。该
非扩频REFCLK输出具有相同频率
作为CY25100的输入端。频率调制SSCLK
输出可在3至200兆赫进行编程。
该CY25100产品采用8引脚SOIC和TSSOP
与商业和工业的操作温度包
范围。
XIN和XOUT XIN和XOUT
3和2
兆赫
输入数据，输入数据，输入数据，
文件编号： 38-07499牧师* F
分页： 13 2
[+ ]反馈
CY25100
节目简介
现场可编程CY25100
该CY25100被编程在封装级，也就是说，在一个
编程接口。该CY25100是基于Flash的，所以零件
可以重新编程高达100倍。这允许快速和容易
设计变更和产品更新，并消除任何问题
与旧的和外的日期库存。
样品和小批量样机可以进行编程，
该CY3672程序员CY3690 （ TSSOP ）或CY3691
（ SOIC ）插座适配器。
产品功能
输入频率（ XIN ，引脚3和XOUT ，引脚2 ）
输入到CY25100可以是晶体或时钟。输入
频率范围为晶体是8到30兆赫，并且对于时钟信号的
为8 166兆赫。
C
XIN
和C
XOUT
（引脚3和2 ）
引脚1的负载电容（C
XIN
）和引脚8 （C
XOUT
）可
程序从12 pF到60 pF的0.5 pF的增量。该
这些片上晶体负载电容编程值是
相同的（ XIN = XOUT = 12 60 pF的） 。
所需要的值
C
XIN
和C
XOUT
正在使用的计算
下式：
C
XIN
= C
XOUT
= 2C
L
– C
P
其中C
L
是所指定的水晶晶体负载电容
制造商和C
P
是寄生电容的PCB 。
例如，如果一个基本的16 MHz的晶体用C
L
16 pF的是
使用和C
P
为2 pF的，C
XIN
和C
XOUT
的计算公式为：
C
XIN
= C
XOUT
= （2× 16 ） - 2 = 30 pF的
如果使用的是驱动的参考，集合C
XIN
和C
XOUT
到最小
价值12 pF的。
CyberClocks在线软件
CyberClocks 在线软件是一个基于Web的软件应用程序
阳离子，其允许用户定制配置的所述CY25100 。所有
在参数
表1
给定为“输入数据”可以是
编程到CY25100 。 CyberClocks在线输出
工业标准的用于编程的JEDEC文件
CY25100 。 CyberClocks在线，请
www.cyberclock-
sonline.com
网站通过用户注册。要注册，填写
报名表并确保勾选“非标
设备“复选框。有关注册过程的详细信息
参考CY3672数据表
有关扩频软件信息
编程解决方案，请联系您当地的赛普拉斯销售表象
表性或现场应用工程师（ FAE ） 。
输出频率，输出SSCLK （ SSCLK ，引脚7 ）
经调制的频率在SSCLK输出由产生的
合成输入的参考时钟。调制可以
通过SSON ＃数字控制输入停止（ SSON ＃ =高，无
调制）。如果调制停止时，时钟频率是
合成频率的标称值，而调制
（扩散率= 0）。合成时钟的范围是从
3至200兆赫。
CY3672 FTG编程套件和CY3690 / CY3691
转换插座
赛普拉斯CY3672 FTG程序员， CY3690和
CY3691插座适配器都需要编程CY25100 。
该CY3690使用户编程CY25100ZCF和
CY25100ZIF （ TSSOP ） 。 CY3691提供编程的能力
CY25100SCF和CY25100SIF （ SOIC ） 。每个插座适配器
自带CY25100的小样机的数量。该CY3690
和CY3691是一个单独的订购项目，所以在现有的用户
在CY3672 FTG开发套件或CY3672 -PRG的
程序员只需要订购的插座适配器编程
该CY25100 。
价差百分比（ SSCLK ，引脚7 ）
该SSCLK传播可以在任何百分比值被编程
从± 0.25 ％到± 2.5％的中心扩散，从-0.5 ％至
-5.0 ％下调蔓延。
参考输出（ REFOUT ，引脚6）
参考时钟输出具有相同频率和
相同的相位与输入时钟。此输出可被编程
启用（时钟）或禁用（高阻，时钟关闭） 。如果这
输出不是必需的，它建议用户请求
禁用（高阻，时钟关）选项。
工厂可编程CY25100
工厂编程可用于批量制造用
赛普拉斯。所有申请必须提交给本地赛普拉斯
现场应用工程师（ FAE ）或销售代表。一
样品申请表（请参阅“ CY25100样品申请表”
at
www.cypress.com ）
必须完成。该请求后，
处理后，您将收到一个新的零件编号，样品，以及
数据表中的编程值。这个号码是
用于额外的样品索取及生产下单。
关于CY25100额外的信息可以从得到
赛普拉斯网站：
www.cypress.com 。
调频
频率调制被编程为31.5千赫的所有
SSCLK频率从3到200兆赫。与工厂联系，如果
更高的调制频率是必要的。
掉电或输出使能（ PD ＃或OE引脚4 ）
该部分可以被编程，以包括任何的PD ＃或OE
功能。 PD ＃功能关闭电源，振荡器和PLL 。该
OE函数禁止输出。
文件编号： 38-07499牧师* F
第13 3
[+ ]反馈
CY25100
绝对最大额定值
电源电压（V
DD
） ........................................ -0.5 + 7.0V
直流输入电压......................................- 0.5V至V
DD
+ 0.5
存储温度（无冷凝） ..... -55 ° C至+ 125°C
结温................................ -40 ° C至+ 125°C
数据保留在TJ = 125°C ................................ > 10年
封装功耗...................................... 350毫瓦
静电放电电压.......................................... > 2000V
（每MIL -STD -883方法3015 ）
推荐水晶规格
参数
F
喃
C
LNOM
R
1
R
3
/R
1
DL
描述
标称晶振频率
额定负载电容
等效串联电阻（ESR ）
内部负荷上限
基本模式
评论
并联谐振的基础模式， AT切割
民
8
6
–
3
–
典型值
–
–
–
–
0.5
最大
30
30
25
–
2
单位
兆赫
pF
Ω
–
mW
由于采用典型的R第三泛音模式的ESR比比率
1
值是多少
基本模式ESR
小于最大规格
晶振驱动电平
任何外部串联电阻假设
工作条件
参数
V
DD
T
A
C
负载
F
REF
电源电压
环境温度商用
周围的工业温度
最大负载电容的引脚6和引脚7
外部参考晶振
（基本调谐晶体只）
外部参考时钟
F
SSCLK
F
REFCLK
F
MOD
T
PU
SSCLK输出频率，C
负载
= 15 pF的
REFCLK输出频率，C
负载
= 15 pF的
扩频调制频率
上电时所有VDDS达到指定的最低电压（功率斜坡必须
单调）
描述
民
3.13
0
–40
–
8
8
3
8
30.0
0.05
典型值
3.30
–
–
–
–
–
–
–
31.5
–
最大
3.45
70
85
15
30
166
200
166
33.0
500
单位
V
°C
°C
pF
兆赫
兆赫
兆赫
兆赫
千赫
ms
DC电气特性
参数
I
OH
I
OL
V
IH
V
IL
I
IH
I
IL
I
OZ
C
XIN
or
C
XOUT[1]
C
IN
[1]
描述
输出高电流
输出低电流
输入高电压
输入低电压
输入高电流， PD ＃ / OE和
SSON ＃引脚
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3V （源）
V
OL
= 0.5, V
DD
= 3.3V （汇）
CMOS电平，V 70％
DD
CMOS电平，V 30％
DD
V
in
= V
DD
民
10
10
0.7V
DD
–
–
–
–10
–
–
–
典型值
12
12
–
–
–
–
最大
单位
mA
mA
V
DD
0.3V
D
D
V
V
μA
μA
μA
pF
pF
pF
10
10
10
输入低电平电流， PD ＃ / OE和SSON ＃ V
in
= V
SS
引脚
输出漏电流
在2引脚可编程电容
和引脚3
输入电容的引脚4和引脚8
三态输出， PD ＃ / OE = 0
电容最小设定
电容在最高设置
输入引脚除外XIN和XOUT
12
60
5
–
–
7
记
1.通过特性保证，未经100％测试。
文件编号： 38-07499牧师* F
第13 4
[+ ]反馈
CY25100
DC电气特性
参数
I
VDD
I
DDS
（续）
条件
V
DD
= 3.45V ，散热片= 30 MHz时，
REFCLK = 30 MHz时， SSCLK = 66 MHz时，
C
负载
= 15 pF的， PD ＃ / OE = SSON ＃ = V
DD
V
DD
= 3.45V ，设备断电与
PD ＃ = 0V （驱动参考拉低）
描述
电源电流
民
–
典型值
25
最大
35
单位
mA
μA
待机电流
–
15
30
AC电气特性
[1]
参数
描述
DC
输出占空比
输出占空比
SR1
SR2
SR3
SR4
T
CCJ1[2]
上升沿斜率
下降沿摆率
上升沿斜率
下降沿摆率
周期到周期抖动
SSCLK （引脚7 ）
条件
SSCLK ，测得V
DD
/2
REFCLK ，测得V
DD
/2
CLKIN的占空比= 50 ％时的输入偏置
SSCLK从3至100MHz ; REFCLK为3
100兆赫。 20 ％的V -80％
DD
SSCLK从3至100MHz ; REFCLK为3
100兆赫。 80 ％的V -20 ％
DD
SSCLK从100到200兆赫;从100 REFCLK
以166 MHz的20 ％V -80 ％
DD
SSCLK从100到200兆赫;从100 REFCLK
以166 MHz的80 ％V -20 ％
DD
CLKIN = SSCLK = 166 MHz时， 2 ％的价差，
REFCLK关闭
CLKIN = SSCLK = 66 MHz时， 2 ％的价差，
REFCLK关闭
CLKIN = SSCLK = 33 MHz时， 2 ％的价差，
REFCLK关闭
CLKIN = SSCLK = 166 MHz时， 2 ％的价差，
REFCLK上
CLKIN = SSCLK = 66 MHz时， 2 ％的价差，
REFCLK上
CLKIN = SSCLK = 33 MHz时， 2 ％的价差，
REFCLK上
CLKIN = SSCLK = 166 MHz时， 2 ％的价差，
REFCLK上
CLKIN = SSCLK = 66 MHz时， 2 ％的价差，
REFCLK上
CLKIN = SSCLK = 33 MHz时， 2 ％的价差，
REFCLK上
要停止从PD ＃下降沿时间
输出（异步）
从OE下降沿停止输出时间
（异步）
从上升沿OE为输出的有效时间
频率（异步）
从上升沿PD ＃到输出的有效时间
频率（异步）
从上升沿PD ＃到输出的有效时间
频率（异步）处理，在参考时钟
正确的频率
民
45
40
0.7
0.7
1.0
1.2
–
–
–
–
–
–
–
–
–
–
–
–
–
–
典型值
50
50
1.1
1.1
1.6
1.6
90
100
130
100
105
200
80
100
135
150
150
150
3.5
2
最大
55
60
3.6
3.6
4.0
4.0
120
130
170
130
140
260
100
130
180
350
350
350
5
3
单位
%
%
V / ns的
V / ns的
V / ns的
V / ns的
ps
ps
ps
ps
ps
ps
ps
ps
ps
ns
ns
ns
ms
ms
T
CCJ2[2]
周期到周期抖动
SSCLK （引脚7 ）
T
CCJ3[2]
周期到周期抖动
REFCLK （引脚6 ）
t
STP
T
OE1
T
OE2
t
PU1
t
PU2
关机时间
（引脚4 = PD ＃ ）
输出禁止时间
（引脚4 = OE ）
输出使能时间
（引脚4 = OE ）
上电时，
晶体被用来
上电时，
参考时钟被用来
记
2.抖动是取决于配置。实际的抖动是依赖于XIN抖动和边沿速率，主动输出的数量，输出频率，传播率，温度，
和输出负载。
文件编号： 38-07499牧师* F
第13个5
[+ ]反馈
CY25100
现场和工厂可编程扩频
时钟发生器减少电磁干扰
特点
宽工作输出（ SSCLK ）频率范围
- 3-200 MHz的
可编程扩频标称31.5千赫
调制频率
- 传播中心： ± 0.25％ ±2.5 ％
- 向下蔓延： -0.5 ％至-5.0 ％
输入频率范围
- 外部晶振： 8-30兆赫的基本晶体
- 外部参考： 8-166 MHz时钟
集成的锁相环（ PLL ）
现场可编程
- CY25100SCF和CY25100SIF ， 8引脚SOIC
- CY25100ZCF和CY25100ZIF ， 8引脚TSSOP
可编程晶体负载电容调谐阵列
低周期到周期抖动
3.3V工作电压
商业和工业操作
扩频开/关功能
掉电或输出使能功能
好处
服务大多数PC外设，网络和消费
应用程序。
提供广泛流传百分比最高
电磁干扰（EMI）的还原，以满足
监管机构的电磁兼容性（ EMC）
要求。降低了开发和制造
费用和时间将产品推向市场。
无需进行昂贵且难以使用
高阶结晶。
内部PLL产生高达200 MHz的输出。可以
从外部晶体或生成自定义的频率
驱动源。
室内设计样品和原型数量
可使用CY3672编程工具和
CY3690 （ TSSOP ）或CY3691 （ SOIC ）插座适配器。
量产批量已可通过赛普拉斯
使用第三方增值分销合作伙伴或
从BP微，高住低训系统，和程序员
其他人。
通过调整使微调的输出时钟频率
C
负载
的晶体。无需外部C
负载
电容器。
适用于大多数的PC ，消费电子和网络应用
系统蒸发散
标准和低功耗的应用程序兼容性
系统
提供的能力来启用或禁用扩频与
一个外部引脚。
支持低功耗状态或输出时钟高阻状态。
逻辑框图
引脚配置
CY25100
8引脚SOIC / TSSOP
PLL
同
调制
控制
RFB
3
XIN
C
XIN
2
XOUT
C
XOUT
1 VDD
6
REFCLK
SSON ＃ 8
SSCLK 7
REFCLK 6
可编程
CON组fi guration
产量
分频器
和
MUX
2
XOUT
3 XIN / CLKIN
7
4
PD ＃或OE
8
SSON ＃
1
VDD
5
VSS
SSCLK
4 PD ＃ / OE
VSS 5
赛普拉斯半导体公司
文件编号： 38-07499牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年3月24日
CY25100
引脚说明
针
1
2
3
4
VDD
XOUT
XIN / CLKIN
PD ＃ / OE
名字
3.3V电源。
晶振输出。
离开这个引脚如果使用外部时钟浮动。
晶振输入或参考时钟输入。
掉电引脚：低电平有效。
如果PD ＃ = 0时，PLL和的Xtal断电，
和输出弱拉低。
输出使能引脚：高电平有效。
如果OE = 1， SSCLK和REFCLK被启用。
用户选择任一的PD ＃或OE功能的选项。
电源接地。
缓冲基准输出。
扩频时钟输出。
扩频控制。
0 =传播上。 1 =传播关。
蔓延％编程为中心扩散或下调
传播与各种传播百分比。范围为中心
价差为± 0.25％ ± 2.50 ％ 。该范围蔓延下来
从-0.5 ％到-5.0 ％ 。该工厂为较小的接触或
价差较大％的量（如果需要） 。
输入到CY25100可以是晶体或时钟
信号。输入频率范围为晶体是8-30兆赫
和时钟信号是8-166 MHz的。
该CY25100有两个时钟输出， REFCLK和SSCLK 。
非扩频REFCLK输出具有相同的
频率为CY25100的输入端。频率
调制SSCLK输出可以从3-200编程
兆赫。
该CY25100产品采用8引脚SOIC和
TSSOP封装，商业和工业经营
温度范围。
描述
5
6
7
8
VSS
REFCLK
SSCLK
SSON ＃
概述
该CY25100是一个扩频时钟发生器（ SSCG ）
集成电路用于减少电磁干扰，在当今的发现为目的
高速数字电子系统。
该器件采用了赛普拉斯专有的PLL和传播
频谱时钟（ SSC ）技术，合成和调控
输入时钟的频率。通过频率调制
时钟，测得的电磁干扰的基波和谐波
频率被大大降低。这种减少在辐射
能量可以显著降低与符合成本
监管机构（EMC）的要求和提高
时间进入市场，而不会降低系统的性能。
该CY25100采用工厂/现场可编程组态
日粮存储器阵列合成输出频率，传播％ ，
晶体负载电容，开/关，传播的参考时钟输出
光谱的开/关功能和PD ＃ / OE选项。
表1中。
针
功能
引脚名称
针＃
单位
节目
价值
输入
频率
XIN和
XOUT
3和2
兆赫
总XTAL
负载
电容
XIN和XOUT
3和2
pF
产量
频率
SSCLK
7
兆赫
进入
数据
价差百分比
(0.5% – 5%,
0.25 ％区间）
SSCLK
7
%
输入数据，
参考
产量
REFOUT
6
打开或关闭
进入
数据
掉电或
OUTPUT ENABLE
PD ＃ / OE
4
选择PD ＃或OE
输入数据，
频率
调制
SSCLK
7
千赫
31.5
输入数据，输入数据，
文件编号： 38-07499牧师* D
第11 2
CY25100
节目简介
现场可编程CY25100
该CY25100编程在封装层面，即在
编程接口。该CY25100是闪存技术为基础，
这样的部件可以重新编程高达100倍。这使得
快速和容易的设计变更和产品更新，并
消除了老了过期库存的任何问题。
样品和小批量样机可以进行编程
在CY3672程序员CY3690 （ TSSOP ）或
CY3691 （ SOIC ）插座适配器。
CyberClocks在线软件
CyberClocks在线软件是一个基于Web的软件应用程序
阳离子，其允许用户定制配置的所述CY25100 。
中的所有参数
表1
给定为“输入数据”可以是
编程到CY25100 。 CyberClocks在线输出
用于编程的行业标准的JEDEC文件
CY25100 。 CyberClocksOnline可在www.cyberclock-
通过用户注册sonline.com网站。要注册，
fillout登记表，并确保检查
“非标设备”复选框。有关的详细信息
注册流程请参考CY3672数据表
有关扩频软件信息
编程解决方案，请联系您当地的赛普拉斯
销售和现场应用工程师（ FAE ） ，代表
详细信息。
CY3672 FTG编程套件和CY3690 / CY3691插座
适配器
赛普拉斯CY3672 FTG程序员和CY3690 / CY3691
插座适配器需要编程CY25100 。该
CY3690允许用户编程CY25100ZCF和
CY25100ZIF （TSSOP）和CY3691给用户的能力
编程CY25100SCF和CY25100SIF （ SOIC ） 。每
插座转接器自带的小批量样机
CY25100 。该CY3690 / CY3691是一个单独的订购项目，
所以CY3672 FTG开发套件的现有用户或
CY3672 -PRG程序员需要订购只插座
适配器编程CY25100 。
工厂可编程CY25100
工厂编程可用于批量制造用
赛普拉斯。所有申请必须提交给本地赛普拉斯
现场应用工程师（ FAE ）或销售代表。一
样品申请表（请参阅“ CY25100样品申请
表“在www.cypress.com ）必须完成。一旦
请求被处理后，您将收到一个新的组成部分
号，样品，并与已编程的数据片
值。这部分数字将全部用于补充样本
索取及生产下单。
对CY25100的更多信息可从以下地址获得
赛普拉斯网站www.cypress.com 。
产品功能
输入频率（ XIN ，引脚3和XOUT
,
引脚2 ）
输入到CY25100可以是晶体或时钟。输入
频率范围为晶体是8到30兆赫，而对于时钟
信号为8 166兆赫。
C
XIN
和C
XOUT
（引脚3和2 ）
引脚1的负载电容（C
XIN
）和引脚8 （C
XOUT
）可
从12 pF的编程为60 pF的0.5 pF的增量。该
这些片上晶体负载电容编程值是
相同的（ XIN = XOUT = 12 60 pF的） 。
所需要的值
C
XIN
和C
XOUT
可以计算
使用下面的公式：
C
XIN
= C
XOUT
= 2C
L
– C
P
其中C
L
是所指定的晶体负载电容
水晶制造商和C
P
是寄生电容的PCB 。
例如，如果基本的16 -MHz的晶体用C
L
16 pF左右
用于和C
P
为2 pF的，C
XIN
和C
XOUT
可以计算为：
C
XIN
= C
XOUT
= （ 2× 16 ） - 2 = 30 pF的。
如果使用的是驱动的参考，集合C
XIN
和C
XOUT
对
最低值12 pF的。
输出频率，输出SSCLK （ SSCLK ，引脚7 ）
经调制的频率在SSCLK输出由产生的
合成输入的参考时钟。调制可以
通过SSON ＃数字控制输入停止（ SSON ＃ =高，无
调制）。如果调制停止时，时钟频率为
所合成的频率的标称值，而不
调制（扩频％ = 0）。合成时钟的范围是
从3-200兆赫。
价差百分比（ SSCLK ，引脚7 ）
该SSCLK传播可以在任何百分比进行编程
从± 0.25 ％值达到± 2.5 ％的传播中心，并从
-0.5 ％至-5.0 ％向下蔓延。
参考输出（ REFOUT ，引脚6）
参考时钟输出具有相同频率和
相同的相位与输入时钟。此输出可
编程启用（时钟）或禁用（高阻，
时钟关闭） 。如果不需要该输出，则建议
用户要求禁用（高阻，时钟关）选项。
调频
频率调制被编程为31.5千赫的所有
SSCLK频率从3到200兆赫。与工厂联系，如果
更高的调制频率是必要的。
掉电或输出使能（ PD ＃或OE引脚4 ） ：
该部分可以被编程，以包括任何的PD ＃或OE
功能。 PD ＃功能关闭电源，振荡器和PLL 。
在OE函数禁止输出。
文件编号： 38-07499牧师* D
第11 3
CY25100
绝对最大额定值
电源电压（V
DD
） ........................................- 0.5 + 7.0V
直流输入电压...................................... -0.5V至V
DD
+ 0.5
储存温度（无冷凝） ..... -55 ° C至+ 125°C
结温................................ -40 ° C至+ 125°C
数据保留@ TJ = 125°C ................................ > 10年
封装功耗...................................... 350毫瓦
静电放电电压.......................................... > 2000V
（每MIL -STD -883方法3015 ）
评论
并联谐振的基础模式， AT切割
内部负荷上限
基本模式
MIN 。 TYP 。 MAX 。 UNIT
8
6
–
3
–
–
–
–
–
0.5
30
30
25
–
2
兆赫
pF
–
mW
推荐水晶规格
参数
F
喃
C
LNOM
R
1
R
3
/R
1
DL
描述
标称晶振频率
额定负载电容
等效串联电阻（ESR ）
由于采用典型的R第三泛音模式的ESR比比率
1
值是多少
基本模式ESR
小于最大规格
晶振驱动电平
任何外部串联电阻假设
工作条件
参数
V
DD
T
A
C
负载
F
REF
电源电压
环境温度商用
周围的工业温度
马克斯。负载电容@ 6脚和7脚
外部参考晶振
（基本调谐晶体只）
外部参考时钟
F
SSCLK
F
REFCLK
F
MOD
T
PU
SSCLK输出频率，C
负载
= 15 pF的
REFCLK输出频率，C
负载
= 15 pF的
扩频调制频率
上电时间为所有VDDS达到最低光谱
后指定电压（功率斜坡必须是单调）
描述
分钟。
3.13
0
–40
–
8
8
3
8
30.0
0.05
典型值。
3.30
–
–
–
–
–
–
–
31.5
–
马克斯。
3.45
70
85
15
30
166
200
166
33.0
500
单位
V
°C
°C
pF
兆赫
兆赫
兆赫
兆赫
千赫
ms
DC电气特性
参数
I
OH
I
OL
V
IH
V
IL
I
IH
I
IL
I
OZ
C
XIN
或C
XOUT
C
IN[1]
I
VDD
I
DDS
[1]
描述
输出高电流
输出低电流
输入高电压
输入低电压
输入高电流， PD ＃ / OE和
SSON ＃引脚
输入低电平电流， PD ＃ / OE和
SSON ＃引脚
输出漏电流
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3V （源）
V
OL
= 0.5, V
DD
= 3.3V （汇）
CMOS电平，V 70％
DD
CMOS电平，V 30％
DD
V
in
= V
DD
V
in
= V
SS
三态输出， PD ＃ / OE = 0
分钟。
10
10
0.7V
DD
–
–
–
–10
–
–
–
–
–
典型值。
12
12
–
–
–
–
马克斯。
单位
mA
mA
V
DD
0.3V
DD
10
10
10
V
V
A
A
A
pF
pF
pF
mA
A
引脚电容最小设定可编程电容
2和3脚
电容在最高设置
输入电容引脚4和引脚输入引脚除外XIN和XOUT
8
电源电流
待机电流
V
DD
= 3.45V ，散热片= 30 MHz时，
REFCLK = 30 MHz时， SSCLK = 66 MHz时，
C
负载
= 15 pF的， PD ＃ / OE = SSON ＃ = V
DD
V
DD
= 3.45V ，设备断电与
PD ＃ = 0V （驱动参考拉低）
12
60
5
25
15
–
–
7
35
30
注意事项：
1.通过特性保证，未经100％测试。
文件编号： 38-07499牧师* D
第11 4
CY25100
AC电气特性
[1]
参数
DC
描述
输出占空比
输出占空比
SR1
SR2
SR3
SR4
T
CCJ1[2]
上升沿斜率
下降沿摆率
上升沿斜率
下降沿摆率
周期到周期抖动
SSCLK （引脚7 ）
周期到周期抖动
SSCLK （引脚7 ）
周期到周期抖动
REFCLK （引脚6 ）
掉电时
（引脚4 = PD ＃ ）
输出禁止时间
（引脚4 = OE ）
输出使能时间
（引脚4 = OE ）
上电时间，
晶体被用来
上电时间，
参考时钟被用来
条件
SSCLK ，测得V
DD
/2
REFCLK ，测得V
DD
/2
CLKIN的占空比= 50 ％时的输入偏置
SSCLK从3至100MHz ;从3到100的REFCLK
兆赫。 20 ％的V -80％
DD
SSCLK从3至100MHz ;从3到100的REFCLK
兆赫。 80 ％的V -20 ％
DD
SSCLK从100到200兆赫; REFCLK为100
166 MHz的20 ％的V -80％
DD
SSCLK从100到200兆赫; REFCLK为100
166 MHz的80 ％V -20 ％
DD
CLKIN = SSCLK = 166 MHz时， 2 ％的利差， REFCLK关闭
CLKIN = SSCLK = 66 MHz时， 2 ％的利差， REFCLK关闭
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK关闭
T
CCJ2[2]
CLKIN = SSCLK = 166 MHz时， 2 ％的利差，对REFCLK
CLKIN = SSCLK = 66 MHz时， 2 ％的利差， REFCLK上
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK上
T
CCJ3[2]
CLKIN = SSCLK = 166 MHz时， 2 ％的利差，对REFCLK
CLKIN = SSCLK = 66 MHz时， 2 ％的利差对REFCLK
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK上
t
STP
T
OE1
T
OE2
t
PU1
t
PU2
从PD ＃下降沿停止输出时间
（异步）
从OE下降沿停止输出时间
（异步）
从OE上升沿时间，在一个有效的频输出
昆西（异步）
从上升沿PD ＃到输出的有效时间频
昆西（异步）
从上升沿PD ＃到输出的有效时间频
昆西（异步） ，参考在正确的时钟
频率
分钟。
45
40
0.7
0.7
1.2
1.2
–
–
–
–
–
–
–
–
–
–
–
–
–
–
典型值。
50
50
1.1
1.1
1.6
1.6
90
100
130
100
105
200
80
100
135
150
150
150
3.5
2
马克斯。
55
60
3.6
3.6
4.0
4.0
120
130
170
130
140
260
100
130
180
350
350
350
5
3
单位
%
%
V / ns的
V / ns的
V / ns的
V / ns的
ps
ps
ps
ps
ps
ps
ps
ps
ps
ns
ns
ns
ms
ms
应用电路
[3, 4, 5]
POW ER
1
0 .1 ü F
2
VDD
SSON ＃
8
XOUT
SSCLK
7
CY25100
3
X IN / C L K的
REFCLK
6
VDD
4
P D＃ / O ê
VSS
5
2.抖动是取决于配置。实际的抖动是依赖于XIN抖动和边沿速率，主动输出的数量，输出频率，传播率， temper-
ATURE ，和输出负载。欲了解更多信息，请参考应用笔记， “抖动锁相环的系统：原因，影响和解决方案”可在
http://www.cypress.com/clock/appnotes.html ，或联系您当地的赛普拉斯现场应用工程师。
3.由于负载电容（C
XIN
和C
XOUT
）由CY25100提供的，需要在XIN和XOUT引脚没有外部电容相匹配的晶体负载
电容（C
L
） 。只有一个0.1μF的旁路电容是必需在V
DD
引脚。
4.如果使用外部时钟时，适用的时钟XIN （引脚3），将XOUT （ 2脚）浮（未连接） 。
5.如果SSON ＃ （引脚8 ）低（V
SS
） ，频率调制将是在SSCLK引脚（引脚7）。
文件编号： 38-07499牧师* D
第11个5
CY25100
现场和工厂可编程扩频
时钟发生器减少电磁干扰
特点
宽工作输出（ SSCLK ）频率范围
- 3-200 MHz的
可编程扩频标称31.5千赫
调制频率
- 传播中心： ± 0.25％ ±2.5 ％
- 向下蔓延： -0.5 ％至-5.0 ％
输入频率范围
- 外部晶振： 8-30兆赫的基本晶体
- 外部参考： 8-166 MHz时钟
集成的锁相环（ PLL ）
现场可编程
- CY25100SCF和CY25100SIF ， 8引脚SOIC
- CY25100ZCF和CY25100ZIF ， 8引脚TSSOP
可编程晶体负载电容调谐阵列
低周期到周期抖动
3.3V工作电压
商业和工业操作
扩频开/关功能
掉电或输出使能功能
好处
服务大多数PC外设，网络和消费
应用程序。
提供广泛流传百分比最高
电磁干扰（EMI）的还原，以满足
监管机构的电磁兼容性（ EMC）
要求。降低了开发和制造
费用和时间将产品推向市场。
无需进行昂贵且难以使用
高阶结晶。
内部PLL产生高达200 MHz的输出。可以
从外部晶体或生成自定义的频率
驱动源。
室内设计样品和原型数量
可使用CY3672编程工具和
CY3690 （ TSSOP ）或CY3691 （ SOIC ）插座适配器。
量产批量已可通过赛普拉斯
使用第三方增值分销合作伙伴或
从BP微，高住低训系统，和程序员
其他人。
通过调整使微调的输出时钟频率
C
负载
的晶体。无需外部C
负载
电容器。
适用于大多数的PC ，消费电子和网络应用
系统蒸发散
标准和低功耗的应用程序兼容性
系统
提供的能力来启用或禁用扩频与
一个外部引脚。
支持低功耗状态或输出时钟高阻状态。
逻辑框图
引脚配置
CY25100
8引脚SOIC / TSSOP
PLL
同
调制
控制
RFB
3
XIN
C
XIN
2
XOUT
C
XOUT
1 VDD
6
REFCLK
SSON ＃ 8
SSCLK 7
REFCLK 6
可编程
CON组fi guration
产量
分频器
和
MUX
2
XOUT
3 XIN / CLKIN
7
4
PD ＃或OE
8
SSON ＃
1
VDD
5
VSS
SSCLK
4 PD ＃ / OE
VSS 5
赛普拉斯半导体公司
文件编号： 38-07499牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年3月24日
CY25100
引脚说明
针
1
2
3
4
VDD
XOUT
XIN / CLKIN
PD ＃ / OE
名字
3.3V电源。
晶振输出。
离开这个引脚如果使用外部时钟浮动。
晶振输入或参考时钟输入。
掉电引脚：低电平有效。
如果PD ＃ = 0时，PLL和的Xtal断电，
和输出弱拉低。
输出使能引脚：高电平有效。
如果OE = 1， SSCLK和REFCLK被启用。
用户选择任一的PD ＃或OE功能的选项。
电源接地。
缓冲基准输出。
扩频时钟输出。
扩频控制。
0 =传播上。 1 =传播关。
蔓延％编程为中心扩散或下调
传播与各种传播百分比。范围为中心
价差为± 0.25％ ± 2.50 ％ 。该范围蔓延下来
从-0.5 ％到-5.0 ％ 。该工厂为较小的接触或
价差较大％的量（如果需要） 。
输入到CY25100可以是晶体或时钟
信号。输入频率范围为晶体是8-30兆赫
和时钟信号是8-166 MHz的。
该CY25100有两个时钟输出， REFCLK和SSCLK 。
非扩频REFCLK输出具有相同的
频率为CY25100的输入端。频率
调制SSCLK输出可以从3-200编程
兆赫。
该CY25100产品采用8引脚SOIC和
TSSOP封装，商业和工业经营
温度范围。
描述
5
6
7
8
VSS
REFCLK
SSCLK
SSON ＃
概述
该CY25100是一个扩频时钟发生器（ SSCG ）
集成电路用于减少电磁干扰，在当今的发现为目的
高速数字电子系统。
该器件采用了赛普拉斯专有的PLL和传播
频谱时钟（ SSC ）技术，合成和调控
输入时钟的频率。通过频率调制
时钟，测得的电磁干扰的基波和谐波
频率被大大降低。这种减少在辐射
能量可以显著降低与符合成本
监管机构（EMC）的要求和提高
时间进入市场，而不会降低系统的性能。
该CY25100采用工厂/现场可编程组态
日粮存储器阵列合成输出频率，传播％ ，
晶体负载电容，开/关，传播的参考时钟输出
光谱的开/关功能和PD ＃ / OE选项。
表1中。
针
功能
引脚名称
针＃
单位
节目
价值
输入
频率
XIN和
XOUT
3和2
兆赫
总XTAL
负载
电容
XIN和XOUT
3和2
pF
产量
频率
SSCLK
7
兆赫
进入
数据
价差百分比
(0.5% – 5%,
0.25 ％区间）
SSCLK
7
%
输入数据，
参考
产量
REFOUT
6
打开或关闭
进入
数据
掉电或
OUTPUT ENABLE
PD ＃ / OE
4
选择PD ＃或OE
输入数据，
频率
调制
SSCLK
7
千赫
31.5
输入数据，输入数据，
文件编号： 38-07499牧师* D
第11 2
CY25100
节目简介
现场可编程CY25100
该CY25100编程在封装层面，即在
编程接口。该CY25100是闪存技术为基础，
这样的部件可以重新编程高达100倍。这使得
快速和容易的设计变更和产品更新，并
消除了老了过期库存的任何问题。
样品和小批量样机可以进行编程
在CY3672程序员CY3690 （ TSSOP ）或
CY3691 （ SOIC ）插座适配器。
CyberClocks在线软件
CyberClocks在线软件是一个基于Web的软件应用程序
阳离子，其允许用户定制配置的所述CY25100 。
中的所有参数
表1
给定为“输入数据”可以是
编程到CY25100 。 CyberClocks在线输出
用于编程的行业标准的JEDEC文件
CY25100 。 CyberClocksOnline可在www.cyberclock-
通过用户注册sonline.com网站。要注册，
fillout登记表，并确保检查
“非标设备”复选框。有关的详细信息
注册流程请参考CY3672数据表
有关扩频软件信息
编程解决方案，请联系您当地的赛普拉斯
销售和现场应用工程师（ FAE ） ，代表
详细信息。
CY3672 FTG编程套件和CY3690 / CY3691插座
适配器
赛普拉斯CY3672 FTG程序员和CY3690 / CY3691
插座适配器需要编程CY25100 。该
CY3690允许用户编程CY25100ZCF和
CY25100ZIF （TSSOP）和CY3691给用户的能力
编程CY25100SCF和CY25100SIF （ SOIC ） 。每
插座转接器自带的小批量样机
CY25100 。该CY3690 / CY3691是一个单独的订购项目，
所以CY3672 FTG开发套件的现有用户或
CY3672 -PRG程序员需要订购只插座
适配器编程CY25100 。
工厂可编程CY25100
工厂编程可用于批量制造用
赛普拉斯。所有申请必须提交给本地赛普拉斯
现场应用工程师（ FAE ）或销售代表。一
样品申请表（请参阅“ CY25100样品申请
表“在www.cypress.com ）必须完成。一旦
请求被处理后，您将收到一个新的组成部分
号，样品，并与已编程的数据片
值。这部分数字将全部用于补充样本
索取及生产下单。
对CY25100的更多信息可从以下地址获得
赛普拉斯网站www.cypress.com 。
产品功能
输入频率（ XIN ，引脚3和XOUT
,
引脚2 ）
输入到CY25100可以是晶体或时钟。输入
频率范围为晶体是8到30兆赫，而对于时钟
信号为8 166兆赫。
C
XIN
和C
XOUT
（引脚3和2 ）
引脚1的负载电容（C
XIN
）和引脚8 （C
XOUT
）可
从12 pF的编程为60 pF的0.5 pF的增量。该
这些片上晶体负载电容编程值是
相同的（ XIN = XOUT = 12 60 pF的） 。
所需要的值
C
XIN
和C
XOUT
可以计算
使用下面的公式：
C
XIN
= C
XOUT
= 2C
L
– C
P
其中C
L
是所指定的晶体负载电容
水晶制造商和C
P
是寄生电容的PCB 。
例如，如果基本的16 -MHz的晶体用C
L
16 pF左右
用于和C
P
为2 pF的，C
XIN
和C
XOUT
可以计算为：
C
XIN
= C
XOUT
= （ 2× 16 ） - 2 = 30 pF的。
如果使用的是驱动的参考，集合C
XIN
和C
XOUT
对
最低值12 pF的。
输出频率，输出SSCLK （ SSCLK ，引脚7 ）
经调制的频率在SSCLK输出由产生的
合成输入的参考时钟。调制可以
通过SSON ＃数字控制输入停止（ SSON ＃ =高，无
调制）。如果调制停止时，时钟频率为
所合成的频率的标称值，而不
调制（扩频％ = 0）。合成时钟的范围是
从3-200兆赫。
价差百分比（ SSCLK ，引脚7 ）
该SSCLK传播可以在任何百分比进行编程
从± 0.25 ％值达到± 2.5 ％的传播中心，并从
-0.5 ％至-5.0 ％向下蔓延。
参考输出（ REFOUT ，引脚6）
参考时钟输出具有相同频率和
相同的相位与输入时钟。此输出可
编程启用（时钟）或禁用（高阻，
时钟关闭） 。如果不需要该输出，则建议
用户要求禁用（高阻，时钟关）选项。
调频
频率调制被编程为31.5千赫的所有
SSCLK频率从3到200兆赫。与工厂联系，如果
更高的调制频率是必要的。
掉电或输出使能（ PD ＃或OE引脚4 ） ：
该部分可以被编程，以包括任何的PD ＃或OE
功能。 PD ＃功能关闭电源，振荡器和PLL 。
在OE函数禁止输出。
文件编号： 38-07499牧师* D
第11 3
CY25100
绝对最大额定值
电源电压（V
DD
） ........................................- 0.5 + 7.0V
直流输入电压...................................... -0.5V至V
DD
+ 0.5
储存温度（无冷凝） ..... -55 ° C至+ 125°C
结温................................ -40 ° C至+ 125°C
数据保留@ TJ = 125°C ................................ > 10年
封装功耗...................................... 350毫瓦
静电放电电压.......................................... > 2000V
（每MIL -STD -883方法3015 ）
评论
并联谐振的基础模式， AT切割
内部负荷上限
基本模式
MIN 。 TYP 。 MAX 。 UNIT
8
6
–
3
–
–
–
–
–
0.5
30
30
25
–
2
兆赫
pF
–
mW
推荐水晶规格
参数
F
喃
C
LNOM
R
1
R
3
/R
1
DL
描述
标称晶振频率
额定负载电容
等效串联电阻（ESR ）
由于采用典型的R第三泛音模式的ESR比比率
1
值是多少
基本模式ESR
小于最大规格
晶振驱动电平
任何外部串联电阻假设
工作条件
参数
V
DD
T
A
C
负载
F
REF
电源电压
环境温度商用
周围的工业温度
马克斯。负载电容@ 6脚和7脚
外部参考晶振
（基本调谐晶体只）
外部参考时钟
F
SSCLK
F
REFCLK
F
MOD
T
PU
SSCLK输出频率，C
负载
= 15 pF的
REFCLK输出频率，C
负载
= 15 pF的
扩频调制频率
上电时间为所有VDDS达到最低光谱
后指定电压（功率斜坡必须是单调）
描述
分钟。
3.13
0
–40
–
8
8
3
8
30.0
0.05
典型值。
3.30
–
–
–
–
–
–
–
31.5
–
马克斯。
3.45
70
85
15
30
166
200
166
33.0
500
单位
V
°C
°C
pF
兆赫
兆赫
兆赫
兆赫
千赫
ms
DC电气特性
参数
I
OH
I
OL
V
IH
V
IL
I
IH
I
IL
I
OZ
C
XIN
或C
XOUT
C
IN[1]
I
VDD
I
DDS
[1]
描述
输出高电流
输出低电流
输入高电压
输入低电压
输入高电流， PD ＃ / OE和
SSON ＃引脚
输入低电平电流， PD ＃ / OE和
SSON ＃引脚
输出漏电流
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3V （源）
V
OL
= 0.5, V
DD
= 3.3V （汇）
CMOS电平，V 70％
DD
CMOS电平，V 30％
DD
V
in
= V
DD
V
in
= V
SS
三态输出， PD ＃ / OE = 0
分钟。
10
10
0.7V
DD
–
–
–
–10
–
–
–
–
–
典型值。
12
12
–
–
–
–
马克斯。
单位
mA
mA
V
DD
0.3V
DD
10
10
10
V
V
A
A
A
pF
pF
pF
mA
A
引脚电容最小设定可编程电容
2和3脚
电容在最高设置
输入电容引脚4和引脚输入引脚除外XIN和XOUT
8
电源电流
待机电流
V
DD
= 3.45V ，散热片= 30 MHz时，
REFCLK = 30 MHz时， SSCLK = 66 MHz时，
C
负载
= 15 pF的， PD ＃ / OE = SSON ＃ = V
DD
V
DD
= 3.45V ，设备断电与
PD ＃ = 0V （驱动参考拉低）
12
60
5
25
15
–
–
7
35
30
注意事项：
1.通过特性保证，未经100％测试。
文件编号： 38-07499牧师* D
第11 4
CY25100
AC电气特性
[1]
参数
DC
描述
输出占空比
输出占空比
SR1
SR2
SR3
SR4
T
CCJ1[2]
上升沿斜率
下降沿摆率
上升沿斜率
下降沿摆率
周期到周期抖动
SSCLK （引脚7 ）
周期到周期抖动
SSCLK （引脚7 ）
周期到周期抖动
REFCLK （引脚6 ）
掉电时
（引脚4 = PD ＃ ）
输出禁止时间
（引脚4 = OE ）
输出使能时间
（引脚4 = OE ）
上电时间，
晶体被用来
上电时间，
参考时钟被用来
条件
SSCLK ，测得V
DD
/2
REFCLK ，测得V
DD
/2
CLKIN的占空比= 50 ％时的输入偏置
SSCLK从3至100MHz ;从3到100的REFCLK
兆赫。 20 ％的V -80％
DD
SSCLK从3至100MHz ;从3到100的REFCLK
兆赫。 80 ％的V -20 ％
DD
SSCLK从100到200兆赫; REFCLK为100
166 MHz的20 ％的V -80％
DD
SSCLK从100到200兆赫; REFCLK为100
166 MHz的80 ％V -20 ％
DD
CLKIN = SSCLK = 166 MHz时， 2 ％的利差， REFCLK关闭
CLKIN = SSCLK = 66 MHz时， 2 ％的利差， REFCLK关闭
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK关闭
T
CCJ2[2]
CLKIN = SSCLK = 166 MHz时， 2 ％的利差，对REFCLK
CLKIN = SSCLK = 66 MHz时， 2 ％的利差， REFCLK上
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK上
T
CCJ3[2]
CLKIN = SSCLK = 166 MHz时， 2 ％的利差，对REFCLK
CLKIN = SSCLK = 66 MHz时， 2 ％的利差对REFCLK
CLKIN = SSCLK = 33 MHz时， 2 ％的利差， REFCLK上
t
STP
T
OE1
T
OE2
t
PU1
t
PU2
从PD ＃下降沿停止输出时间
（异步）
从OE下降沿停止输出时间
（异步）
从OE上升沿时间，在一个有效的频输出
昆西（异步）
从上升沿PD ＃到输出的有效时间频
昆西（异步）
从上升沿PD ＃到输出的有效时间频
昆西（异步） ，参考在正确的时钟
频率
分钟。
45
40
0.7
0.7
1.2
1.2
–
–
–
–
–
–
–
–
–
–
–
–
–
–
典型值。
50
50
1.1
1.1
1.6
1.6
90
100
130
100
105
200
80
100
135
150
150
150
3.5
2
马克斯。
55
60
3.6
3.6
4.0
4.0
120
130
170
130
140
260
100
130
180
350
350
350
5
3
单位
%
%
V / ns的
V / ns的
V / ns的
V / ns的
ps
ps
ps
ps
ps
ps
ps
ps
ps
ns
ns
ns
ms
ms
应用电路
[3, 4, 5]
POW ER
1
0 .1 ü F
2
VDD
SSON ＃
8
XOUT
SSCLK
7
CY25100
3
X IN / C L K的
REFCLK
6
VDD
4
P D＃ / O ê
VSS
5
2.抖动是取决于配置。实际的抖动是依赖于XIN抖动和边沿速率，主动输出的数量，输出频率，传播率， temper-
ATURE ，和输出负载。欲了解更多信息，请参考应用笔记， “抖动锁相环的系统：原因，影响和解决方案”可在
http://www.cypress.com/clock/appnotes.html ，或联系您当地的赛普拉斯现场应用工程师。
3.由于负载电容（C
XIN
和C
XOUT
）由CY25100提供的，需要在XIN和XOUT引脚没有外部电容相匹配的晶体负载
电容（C
L
） 。只有一个0.1μF的旁路电容是必需在V
DD
引脚。
4.如果使用外部时钟时，适用的时钟XIN （引脚3），将XOUT （ 2脚）浮（未连接） 。
5.如果SSON ＃ （引脚8 ）低（V
SS
） ，频率调制将是在SSCLK引脚（引脚7）。
文件编号： 38-07499牧师* D
第11个5
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