一个3. 3V的电源给两个CMOS门供电，对于一个有500ps上升时间的CMOS器件，HEF4051BT瞬态负载电流的幅度是多少？假设每个CMOS门的输入电容是lOpF。

   列举三种可能导致辐射发射的无效去耦机制。

   与去耦电容串联的三种电感的源是什么？

   决定在较高频率去耦有效的两个因素是什么？

   什么决定去耦在最低频率有效？

   对于一个IC，当确定总去耦电容最小值时必须满足的两个条件是什么？

    用于一个IC的去耦电容的最小数量是多少？为什么？

    对于有效并联多个电容的两个要求是什么？

    列举使用多个等值电容去耦的三个好处。

    如果使用不等值的去耦电容，对于问题11.9的三个答案中哪个不适用？

    当使用不等值的去耦电容时会产生什么问题？

    希望在高于1MHz的所有频率，对一个具有3ns切换速度的数字IC能够有效去耦。

   用一个lOOmfl的低频目标阻抗，并且假设每个电容有5nH的电感与之串联。

    a．必须要用多少等值离散电容？

    b．每个去耦电容的最小值是多少？

    在3.3V电源激励下，一个大微处理器产生10A的总瞬态电流。逻辑具有Ins的上升／下降时间。希望限制Vcc对地噪声电压峰值为250mV，且每个去耦电容有5nH的电感与之串联。去耦将在多个等值电容的条件下进行，并且要在高于20MHz的所有频率都有效。

   a．画一个目标阻抗随频率的变化图。

   b．所需去耦电容的最小数量是多少？

   c．对于每个单独去耦电容的最小值是多少？

   d．用较大值的电容只是为了有效吗？

    Ins肉IC产生1A的瞬态电源电流。为了防止电源电压减小量多于0.1V，所需去耦电容的最小值是多少？

    一个10×12in的嵌入式电容FR-4环氧玻璃PCB有一个500pF／in2的电源对地平面电容。逻辑电路的上升时间是300ps。有效层间去耦电容是多少？假设来自去耦电容的电荷必须在上升时间内到达IC。