cadence设计系统公司近日发布了spb 16.2版本，全力解决电流与新出现的芯片封装设计问题。这次的最新版本提供了高级ic封装/系统级封装（sip）小型化、设计周期缩减和dfm驱动设计，以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装/sip的数字、模拟、rf和混合信号ic封装设计师的效率。

　　设计团队将会看到，新规则和约束导向型自动化能力的推出，解决了高密度互连（hdi）衬底制造的设计方法学问题，而这对于小型化和提高功能密度来说是一个重要的促进因素，因而得以使总体的封装尺寸大大缩小。通过促成团队型设计，多个设计师可以同时进行同一个设计，从而可以缩短设计周期，让总设计时间大大缩短，实现了快速上市。

　　当今业界围绕低功耗设计，尤其是在无线设备以及使用电池的设备中，高效的供电网络（pdn）对于满足功耗管理目标是至关重要的。新的电源完整性技术让设计师能够高效率地解决供电设计问题，实现用电的充分性、高效性和稳定性。

　　“尖端的复杂高速ic创造了非常有挑战性的ic封装设计，包括物理实现及信号和功率完整性等方面，”bayside design首席技术官kevein roselle说，“随着现在对于产品小型化、提高设计师效率及实现高效pdn设计的关注，我们感觉spb 16.2将会帮助设计师更好地解决他们的设计挑战。”

　　此外，通过与制造设备厂商kulicke & soffa达成协议，cadence使用 kulicke & soffa认证的键合线ip配置库，实现了dfm导向型键合线设计，提高了产出率并减少了制造延迟。

　　“随着键合线封装变得越来越复杂，为了避免制造问题，设计师正面临着设计内dfm匹配性的挑战，”kulicke & soffa产品营销经理paul reid说，“通过合作，我们现在可以向设计者们提供面向dfm键合线配置库。”

　　“这个新版本为我们的ic封装与sip技术提供了重要的改进，我们很高兴看到bayside design等公司从中得到了实惠，”cadence产品营销部主管steve kamin说，“我们致力于改进我们的技术，与设计链上的主要厂商们建立联系，从而保持我们在帮助设计师实现、甚至超越其设计目标方面的领先地位。”

　　spb 16.2版本将于2008年第四季度上市。客户可以在9月9日~11日举行的cdnlive!硅谷会议上看到allegro pcb及ic封装/sip流程的样本，或者在9月8日注册为techtorial会员。同时，spb 16.2版本将在9月14日~19日于圣克拉拉举行的pcb west展会上的ema展台进行展示。

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