我打算写关于模拟电路layout的一系列文章。

因为是第一篇，所以要介绍画模拟电路版图时，都要做的一些准备工作或者是要问的

一些问题。

模拟部分不同于数字部分，它有时很抽象，有时也很死板，有的有很高的频率，有时有很大的电流

总之就像人的情感，需要很好的控制才能发挥作用。

通常在画模拟电路之前或者整个过程中，你都要不停的问和了解

比如：这个电路有什么功能，是做什么用的？

它的电流总共有多少？最大电流多大，在哪些节点之间？

什么地方需要有很好的对称？什么地方需要有很好的保护？

什么地方需要相互隔开？什么地方可以靠在一起，什么地方不可以？

等等，这些问题是常要问的，要和designer有很好的沟通，了解设计的思路和想法

这样才能确保电路生产出来后，能够正常运行。(当前以电路设计正确性为前提)

match是需要注意的其中之一，为考虑器件的对称性。

电路中有很多地方需要有很好的对称性，以下就是常见的一种：



上图为band-gap电路，器件的对称性，直接影响对电路的好坏，

这就是了解了电路，才明白对称的意义是什么。

对于对称，不仅是在考虑器件之间的对称性，还好考虑诸如布线的长度，走势，布局水平还是垂直等等

方方面面都有考虑对称的必要性。

如图:


器件a与器件b有两条线相连，其中一条net01因有其他器件阻碍，所以要绕道，从而增加线的长度。

从图中，可以看出，net01和net02有很大的区别，net01走线长，还附带出线上的寄生电容和寄生电阻等不良

因素，因此信号从net01和从net02上传输时，就产生的差异。如果要求信号同时到达，以这种情况看，电路

的功能便有可能不能实现。所以对称性是方方面面的，随时都应留心。

cmos电路中，单个mos的特性，取决于单个晶体管的宽长比(w/l),比值越大，晶体管的速度就快，反之则慢

在生产过程中，晶片会在某个方向上存在差异性，这便导致了晶体管的差异。

如图：



a,b两个晶体管，只是位置有所变化，宽长比均为w/l=2/0.5=4

假设在垂直方向有差异-0.05(数据均为假设，是为计算方便)

a情况 w=2-->1.95 l=0.5-->0.5 w/l=3.9

b情况 w=2-->2 l=0.5-->0.45 w/l=4.444

a/b=0.8775 于是差异就这样产生了。

电阻的计算，是1个 square为多少计算，常见的如：poly1电阻1square=8-11欧，nwell电阻1square=1k欧

如果1个square边长可以选择5u和10u，对同一个制程，同上有垂直方向的差异，5x5的square error占总面积的

0.05/5=1%,10x10的square error占square面积的0.05/10=0.5%

所以为了避免或减少这些差异，便对版图的设计者，提出了挑战!!

以下，就是一些方法，供大家参考。
一、中心对称

这是几种对称方式，比如mos a 宽长比 w/l=4/0.6 可以画为2个w/l=2/0.6

mos b 也是如此，然后按上图排列,就是中心对称的基本形式。

中心对称的基本思想，就是将器件平均分割，依中心位置进行排列。

下图是布线进行对称的示图:


尽量发现类似的布线，并调整到平衡的位置。

只要细心发现，就能看出布局的好与坏，这也就是布局的关键所在。

二、组件模块

这一方法，主要针对于电阻的layout。

对于一组电阻有2k,1k和500，不同的人，就会有不同的画法，如图：



之所以会出现上图这几种画法，原因在于所采用的最小组件不同，变化就产生了。

所以关键问题，应取决于最小组件的选择。选定最小组件后，再进行中心对称，达到合理的布局。

在画电阻时，我们要考虑到节点的问题，因为节点的存在，无疑加大了