基于Wishbone片上总线的PCIBridge核的研究和应
发布时间:2007/4/23 0:00:00 访问次数:599
在ＰＣ兼容系统中，主／ＰＣＩ桥也称为北桥，用于连接主处理器总线和基础ＰＣＩ局部总线（第一级ＰＣＩ总线）。北桥芯片内通常集成有主存储器控制器，因此处理速度很快。南桥芯片内一般集成有ＩＤＥ控制器、ＵＳＢ和其它速度较慢的Ｉ／Ｏ控制器，因此处理速度相对较慢。南北桥构成芯片组。
２ Wishbone片上总线技术
片上系统ＳＯＣ（Ｓｙｓｔｅｍ－Ｏｎ－Ｃｈｉｐ）技术近两年发展迅速，越来越多的厂商开始开发自己的ＩＰ核，然后提供给系统集成者。而各厂商采用自己定义的ＩＰ核接口规范来开发产品，使得系统集成成为一个棘手的问题。为了提供ＩＰ核的可重用性，实现众多厂商ＩＰ核的有效互连，片上总线ＯＣＢ（Ｏｎ－Ｃｈｉｐ－Ｂｕｓ）技术就应运而生了。目前在ＳＯＣ领域较有影响的三种片上总线标准为：ＩＢＭ公司的Ｃｏｒｅ-ｃｏｎｎｅｃｔ、ＡＲＭ公司的ＡＭＢＡ和ＳｉｌｉｃｏｒｅＣｏｒｐ公司的Ｗｉｓｈｂｏｎｅ总线。其中Ｗｉｓｈｂｏｎｅ总线已经被全球最大的开放ＩＰ组织（Ｏｐｅｎｃｏｒｅｓ）列为主要支持的ＳＯＣ内部互连总线协议。遵循Ｗｉｓｈｂｏｎｅ总线协议的ＩＰ核可以很快有效地集成到ＳＯＣ中。目前，Ｏｐｅｎｃｏｒｅｓ上很多开放的ＩＰ核接口都采用Ｗｉｓｈｂｏｎｅ总线设计。而且越来越多的ＩＰ核商用厂商也宣布支持Ｗｉｓｈ-ｂｏｎｅ总线协议。
Ｗｉｓｈｂｏｎｅ总线最大的特点是结构简单灵活，需要逻辑门少；同时完全免费、完全公开。Ｗｉｓｈｂｏｎｅ规范支持完整的普通数据传输协议，包括单个读写周期、块传输等。数据总线宽度为８～６４位（宽度仍然可以扩展），地址总线可以达到６４位；最快时一个时钟周期就可进行一次数据传输；支持握手协议，速率可以调整；支持出错重试等。在Ｗｉｓｈｂｏｎｅ总线规范中，可使用Ｍａｓｔｅｒ／Ｓｌａｖｅ结构实现非常灵活的系统设计。Ｍａｓｔｅｒ和Ｓｌａｖｅ有四种互连方式，分别为：点对点、数据流、共享总线和交叉互连。其中点对点方式是连接一个Ｍａｓｔｅｒ和一个Ｓｌａｖｅ最简单的方式，使用起来非常方便。图２给出了采用点对点互连方式的Ｗｉｓｈｂｏｎｅ主／从接口图。其中ＳＹＳＣＯＮ为产生ＲＳＴ复位和ＣＬＫ时钟信号的模块，ＴＡＧＮ为用户自定义信号。
Ｗｉｓｈｂｏｎｅ 在Ｍａｓｔｅｒ和Ｓｌａｖｅ之间使用的握手协议如图３所示。当准备好传输数据时Ｍａｓｔｅｒ使ＳＴＢ Ｏ信号有效，ＳＴＢ Ｏ状态将一直保持到Ｓｌａｖｅ的结束信号ＡＣＫ Ｏ、ＥＲＲ Ｏ 或 ＲＴＹ Ｏ对Ｍａｓｔｅｒ而言是ＡＣＫ ＩＥＲＲ Ｉ和ＲＴＹ Ｉ 之一声明有效。Ｍａｓｔｅｒ在每一个ＣＬＫ Ｉ的上升沿对结束信号采样如果该信号有效ＳＴＢ Ｏ信号变低。此外，Ｗｉｓｈｂｏｎｅ接口的两边都能够完全控制数据传送的速率。
３ PCI Bridge核
开放ＩＰ组织Ｏｐｅｎｃｏｒｅｓ提供的ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ提供了Ｗｉｓｈｂｏｎｅ片上系统总线和ＰＣＩ逻辑总线的接口。ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ由两个相对独立的单元组成：一个单元处理由ＰＣＩ总线方启动的数据交易，另一个单元则处理由Ｗｉｓｈｂｏｎｅ总线方启动的交易。它是一个ＰＣＩ总线和Ｗｉｓｈｂｏｎｅ总线之间真正的桥。
ＰＣＩ 桥核支持３２位ＰＣＩ总线接口，并完全兼容ＰＣＩ２．２协议（支持６６ＭＨｚ规范）；它含有独立的主桥、从桥功能模块和完整的命令／状态寄存器；支持Ｗｉｓｈｂｏｎｅ ＳＯＣ互连协议Ｂ版本（包括Ｂ１和Ｂ３）；此外，它可通过Ｗｉｓｈｂｏｎｅ接口支持３２位总线操作；并可配置片上ＦＩＦＯ。
３．１ ＰＣＩ Ｂｒｉｄｇｅ内部结构
ＰＣＩ桥核由两个相对独立的单元模块组成：ＰＣＩ目标单元和Ｗｉｓｈｂｏｎｅ从单元。每个单元自身都有一套完整的功能来支持Ｗｉｓｈｂｏｎｅ和ＰＣＩ总线之间的交易。Ｗｉｓｈｂｏｎｅ从单元可作为ＰＣＩ桥中Ｗｉｓｈ-ｂｏｎｅ侧的从设备和ＰＣ
在ＰＣ兼容系统中，主／ＰＣＩ桥也称为北桥，用于连接主处理器总线和基础ＰＣＩ局部总线（第一级ＰＣＩ总线）。北桥芯片内通常集成有主存储器控制器，因此处理速度很快。南桥芯片内一般集成有ＩＤＥ控制器、ＵＳＢ和其它速度较慢的Ｉ／Ｏ控制器，因此处理速度相对较慢。南北桥构成芯片组。
２ Wishbone片上总线技术
片上系统ＳＯＣ（Ｓｙｓｔｅｍ－Ｏｎ－Ｃｈｉｐ）技术近两年发展迅速，越来越多的厂商开始开发自己的ＩＰ核，然后提供给系统集成者。而各厂商采用自己定义的ＩＰ核接口规范来开发产品，使得系统集成成为一个棘手的问题。为了提供ＩＰ核的可重用性，实现众多厂商ＩＰ核的有效互连，片上总线ＯＣＢ（Ｏｎ－Ｃｈｉｐ－Ｂｕｓ）技术就应运而生了。目前在ＳＯＣ领域较有影响的三种片上总线标准为：ＩＢＭ公司的Ｃｏｒｅ-ｃｏｎｎｅｃｔ、ＡＲＭ公司的ＡＭＢＡ和ＳｉｌｉｃｏｒｅＣｏｒｐ公司的Ｗｉｓｈｂｏｎｅ总线。其中Ｗｉｓｈｂｏｎｅ总线已经被全球最大的开放ＩＰ组织（Ｏｐｅｎｃｏｒｅｓ）列为主要支持的ＳＯＣ内部互连总线协议。遵循Ｗｉｓｈｂｏｎｅ总线协议的ＩＰ核可以很快有效地集成到ＳＯＣ中。目前，Ｏｐｅｎｃｏｒｅｓ上很多开放的ＩＰ核接口都采用Ｗｉｓｈｂｏｎｅ总线设计。而且越来越多的ＩＰ核商用厂商也宣布支持Ｗｉｓｈ-ｂｏｎｅ总线协议。
Ｗｉｓｈｂｏｎｅ总线最大的特点是结构简单灵活，需要逻辑门少；同时完全免费、完全公开。Ｗｉｓｈｂｏｎｅ规范支持完整的普通数据传输协议，包括单个读写周期、块传输等。数据总线宽度为８～６４位（宽度仍然可以扩展），地址总线可以达到６４位；最快时一个时钟周期就可进行一次数据传输；支持握手协议，速率可以调整；支持出错重试等。在Ｗｉｓｈｂｏｎｅ总线规范中，可使用Ｍａｓｔｅｒ／Ｓｌａｖｅ结构实现非常灵活的系统设计。Ｍａｓｔｅｒ和Ｓｌａｖｅ有四种互连方式，分别为：点对点、数据流、共享总线和交叉互连。其中点对点方式是连接一个Ｍａｓｔｅｒ和一个Ｓｌａｖｅ最简单的方式，使用起来非常方便。图２给出了采用点对点互连方式的Ｗｉｓｈｂｏｎｅ主／从接口图。其中ＳＹＳＣＯＮ为产生ＲＳＴ复位和ＣＬＫ时钟信号的模块，ＴＡＧＮ为用户自定义信号。
Ｗｉｓｈｂｏｎｅ 在Ｍａｓｔｅｒ和Ｓｌａｖｅ之间使用的握手协议如图３所示。当准备好传输数据时Ｍａｓｔｅｒ使ＳＴＢ Ｏ信号有效，ＳＴＢ Ｏ状态将一直保持到Ｓｌａｖｅ的结束信号ＡＣＫ Ｏ、ＥＲＲ Ｏ 或 ＲＴＹ Ｏ对Ｍａｓｔｅｒ而言是ＡＣＫ ＩＥＲＲ Ｉ和ＲＴＹ Ｉ 之一声明有效。Ｍａｓｔｅｒ在每一个ＣＬＫ Ｉ的上升沿对结束信号采样如果该信号有效ＳＴＢ Ｏ信号变低。此外，Ｗｉｓｈｂｏｎｅ接口的两边都能够完全控制数据传送的速率。
３ PCI Bridge核
开放ＩＰ组织Ｏｐｅｎｃｏｒｅｓ提供的ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ提供了Ｗｉｓｈｂｏｎｅ片上系统总线和ＰＣＩ逻辑总线的接口。ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ由两个相对独立的单元组成：一个单元处理由ＰＣＩ总线方启动的数据交易，另一个单元则处理由Ｗｉｓｈｂｏｎｅ总线方启动的交易。它是一个ＰＣＩ总线和Ｗｉｓｈｂｏｎｅ总线之间真正的桥。
ＰＣＩ 桥核支持３２位ＰＣＩ总线接口，并完全兼容ＰＣＩ２．２协议（支持６６ＭＨｚ规范）；它含有独立的主桥、从桥功能模块和完整的命令／状态寄存器；支持Ｗｉｓｈｂｏｎｅ ＳＯＣ互连协议Ｂ版本（包括Ｂ１和Ｂ３）；此外，它可通过Ｗｉｓｈｂｏｎｅ接口支持３２位总线操作；并可配置片上ＦＩＦＯ。
３．１ ＰＣＩ Ｂｒｉｄｇｅ内部结构
ＰＣＩ桥核由两个相对独立的单元模块组成：ＰＣＩ目标单元和Ｗｉｓｈｂｏｎｅ从单元。每个单元自身都有一套完整的功能来支持Ｗｉｓｈｂｏｎｅ和ＰＣＩ总线之间的交易。Ｗｉｓｈｂｏｎｅ从单元可作为ＰＣＩ桥中Ｗｉｓｈ-ｂｏｎｅ侧的从设备和ＰＣ
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