摘要：提出了一种数字接收机中符号同步的硬件设计方案。该方案属于异步采样恢复法，其插值滤波器的设计采用了理想插值算法加窗处理，较传统的拉格朗日插值有更好的频域特性。该设计方案已用veriloghdl实现，并通过了综合及时序验证。

关键词：符号同步 定时错误检测 插值 窗函数

在数字通信系统中，为了限制被传输的数字信号的频谱，需要对其进行滚降升余弦滤波，形成基带波形，并对载波进行调制，以实现频带传输。在接收端，需要对经过相干解调、匹配滤波形进行重新采样得到相应的数字信号。根据奈奎斯特抽样值无失真准则[1]，a/d转换器若在最佳采样时刻进行采样，得到的采样值恰好是发送端所要传递的数据。但在实际情况下，由于信道传输延时以及收发两地时钟偏移，使采样无法在最佳时刻进行，这样采集到的数据与正确的数据之间存在着偏差，需要有同步措施来调整采样时钟或对采样值进行插修正。

图1

目前数字接收机中的符号同步大多采用自同步法。其主要有两种[2]，一种是由定时错误检测（ted）算法加环路滤波器估算采样时钟和最佳采样时刻之间的相位差，然后通过数控振荡器nco调整采样时钟，称为同步采样恢复；另一种也使用相同的方法估算时钟相差，但它并不调整采样时钟相位，而是通过插值算法对采样值进行修正，称为异步采样恢复。由于后者不需要改变时钟相位，因此具有更好的稳定性，故得到广泛的应用。

异步采样恢复的符号同步设计结构如图1所示。该方法的关键在于插值算法的准确性。针对这一点，本文提出了一种符号同步的硬件设计方案，其插值滤波器的设计采用了理想插值算法加窗处理，与目前所采用的另一种拉格朗日插值滤波器相比，具有更好的频域特性。

1 时钟相差的估算

对于最佳采样时刻和采样时钟相位差的估算，本文采用定时错误检测（ted）加环路滤波器实现。其中定时错误检测环节采用nda-eld算法[2]，该算法是由最大似然估计法所推导的，它要求a/d转换器以两倍的符号频率对输入波形进行采样。公式如下：

这里t是符号周期，ts是采样间隔，ts=t/2。e(k)表示采到第k个符号时所得到的定时误差信息。εк表示采到第k个符号时所估算出的最佳采样时刻和采样时钟之间的相位差，其范围是[-1，1]，即时钟偏差最多可为1个采样间隔。y(kts+εкts)则是根据εк而对匹配滤波器的输出y（kts）进行的差值修正。将e(k)通过一环路滤波器和相位溢出控制器便可得到εк+1，从而实现pid控制。相位溢出控制器主要是对εк+1进行限幅，将其控制在[-1，1]之内。由此可得到时钟相差估算的设计结构，如图2。

该算法对于一些幅度或相位调制的信号，如mqam、bpsk、qpsk等，具有较好的同步性能。在开启时，它能自动跟踪开启的最大处，即最佳采样时刻。当存在噪声干扰时，可通过环路滤波器将其滤除，使之对时钟相差估算产生较小的影响。环路滤波器系数k1、k2的选择要视具体情况而定，取得过大，同步时间较短，但抖动方差较大；反之，则需要较长的同步时间。本设计是对64qam信号进行符号同步，经过matlab的仿真测试，结果表明k1、k2分别取1/512、1/256较为合适。

2 采样值插值修正

通过以上处理环节可估算出采样时钟和最佳采样时刻之间的相位差，在插值修正环节就可根据该相差进行采样值修正处理。由内插公式可知，如果采用理想插值，理论上可根据采样值得到任意时刻的信号值[3]，即：

但理想插值滤波器需要无穷个信号采样值，这在实际应用中是无法实现的。一般情况下可对理想插值滤波器加窗处理，将其截短。

窗函数的选择要视具体情况而定。最简单的窗函数是矩形窗，即对理想插值滤波器直接截短。其优点是设计简单，具有较窄的过渡带，且对理想插值滤波器频率响应具有最好的均方逼近[3]。但它对无限长理想冲激响应直接截取，因此存在着较为明显的吉布斯现象。此外，其最小阻带衰减为2