摘要：介绍了一种基于新型fpga的高速数字下变频的实现方法，它充分利用数字下变频的优化算法以及fpga领域的新技术，去除由于数据速率过高而造成的各种瓶颈，极大地减少了计算量和fpga片内资源的消耗。

关键词：数字下变频 多相滤波器 fpga

在现阶段的软件无线电平台中，直接对射频（rf）进行采样还很难实现，成本上也很不合算。所以在目前的研究中，大部分都是首先将射频信号转换到中频（if）上，在中频对模拟信号进行数字化，然后采用数字下变频（digital down conversion,ddc）技术，将采样率较低的信号送给后续的基带信号处理单元。

实现ddc主要有三种途径：（1）采用已有的专用芯片；（2）自己制作专用芯片；（3）基于fpga或dsp等通用芯片自建平台实现ddc。但是在高采样速率的系统中，如a/d采样的速率为400mhz时，这三种方法显示出各自的弊端：商用专用芯片要求a/d团拜转换出的数据速率较快，比如ad6620要求数据速率小于70mhz，hsp50016要求数据速率小于75mhz；而自己制作专用芯片，由于成本过高和国内技术条件的限制，在小规模的研发生产中几站是不可能的；用dsp芯片自建平台实现ddc时，虽然dsp可以高速执行乘加指令，但由于dsp是串行执行指令的，在高速片中会遇到处理能力过低的问题；虽然用fpga片内资源可以同时进行多个乘加运算，但是用fpga片内资源实现的乘法器速度较慢，很难实现高速数据流的实时乘加处理。

本文介绍一种基于新型fpga的高速数字下变频的实现方法，它充分利用数字下变频的优化算法以及fpga领域的新技术，去除由于数据速率过高而造成的各种瓶颈颈，极大地减少了计算量和fpga片内资源的消耗。

1 数字下变频算法的改进优化

数字下变频的基本功能是将速率较高的数字中频信号下频为数字基带信号，并降低信号的采样速率。图1是数字下变频的基本模型。图中将高速a/d转换器的输出信号送入数字下变频器；经两个相乘器所构成的混频器后，将输入的数字信号和复正弦信号产生器产生的正交正弦信号相乘，相乘结果为i、q两路信号；再分别经高抽取滤波器和有限长冲击响应（fir）滤波器进行处理。由这两个滤波器构成的复合滤波器的功能是低通滤波和抽取，其输出是数据降低了的数字基带信号。

用fpga实现图1所示的经典的数字下变频会遇到如下几个瓶颈：（1）当中频信号采样速率较高时（大于200mhz），fpga无法用普通i/o引脚接收；（2）用常用的查表法无法实现高速nco；（3）混频器用到的高速乘法器无法实现；（4）抽取滤波器中的高速乘法器和加法器实现困难。

解决上述问题的基本思想方法为：利用多速率信号处理理论，先抽取后处理，这样就能避开由于高速率而带来的瓶颈。

1．1 多相抽取滤波器

如果用传统的方法对信号进行抽取（抽取因子为d），其过程为：先将信号输入一个l阶的线性时不变fir滤波器进行抗混迭滤波，然后再进行抽取；如果采用多相抽取滤波器，可以实现无抽取后滤波，其过程为：先对信号进行抽取和分路，然后将抽取的结果输入各多相分支滤波器。

多相分支滤波器的实现方法如下：把这个l阶的抗混迭滤波器“拆分”为d个p阶的滤波器，其中p=l/d是各个分支滤波器的阶数。设原l阶滤波器的冲击相应为h（n）,n=0、1、2、…、l-1，那么每个分支滤波器的冲击响应由下式决定：

hk(n)=h(h+nd)

式中，k表示第k支路,k=0、1、2、…、d-1；n=0、1、2、…、p-1。

利用多相分解