摘 要：本文主要叙述采用lattice的fpga体系结构能够在给定的dsp cpu的基础上，经济地增加通道数和每个通道的采样频率。
带有dsp cpu的现成的数据采集和控制卡经常只能达到预期性能的一小部分。随着通道数目的增加或者采样频率的提高，在达到全部通道性能之前，dsp cpu已经开始呈现出超载现象。

当今市场的压力迫使数据采集和控制卡的供应商在增加数据采集卡的通道数和提高采样频率的同时还要考虑降低成本。而且，卡的实际功能可以由生产或者在系统配置时决定。有时候，同一种卡在同一个系统的不同插槽中需要完成不同的功能。

当通道数增加时，dsp的负荷也随之增加。在多数应用中，大部分的dsp cpu的带宽被前端预处理任务（偏移校正、增益调整、预滤波等）所消耗。而且这种代码的开发也是费时费力的，因为出于效率方面的原因，它通常需要用汇编语言来编写。即使采样数据从每个通道到不同的存储器之间的传送过程由dma来处理，cpu的性能仍然会因可用的存储器带宽减小而降低。采样频率越高，处理器可用的执行诸如信号分析、视频处理、压缩等的实际dsp功能的时间就越少。

由于dsp处理器不得不从一个通道切换到下一个通道，因此高速缓存器进一步降低了可用的总线带宽。除了处理数据以外，dsp cpu还必须管理数据（缓冲、数据移动等）、通过背板将处理完的数据传送到主处理器、处理背板协议等。

要满足通道数目增加时的处理要求，dsp cpu的性能必须呈指数型的提高。对提升dsp性能的要求可以通过提高处理器的工作频率（将导致更高的总线传输频率、使用更快的存储器和外设接口芯片）或使用功能更为强大的处理器这两种方法来满足。无论哪种方法都会大大地增加电路板的成本。

本文提出的体系结构能够在给定的dsp cpu的基础上，经济地增加通道数和每个通道的采样频率。它通过采用低成本的latticeecp和 latticeec fpga作为 dsp cpu的协处理器，在降低预处理和非dsp工作负荷的同时保持了灵活性，可以适应多种不同的应用。由于这些fpga器件提供了充足的局域存储器，因此可以实现一种能够进一步提高性能的可编程的数据流结构：一旦所有操作数就绪，数据流结构将帮助dsp处理器执行计算任务。它取代了需要等待操作数就绪的顺序执行的方式。

结构图1显示了如今的数据采集和控制卡结构。该卡被设计成能够处理来自adc板块的20m的采样数据。

从左边开始，多个高频模拟信号被adc板块量化并通过一个lvds接口被传送到fpga中。fpga通过dma将数据直接传送到连在dsp cpu上的sram中。dsp cpu处理存储器中的数据，并将分析过的数据通过pci背板传送到主处理器中。在cpu的命令下，fpga产生用于与外部数字子系统通信的控制信号。该板的基准产能是能够处理4个5m采样频率的通道。在这样的速率下，已经没有剩余的可用于模拟控制（用数字i/o驱动dac）或者分析调理过的信号的处理能力了。因为dsp cpu已经在处理所有的任务（包括预处理功能、与主处理器通信等），任何新增的处理要求只能由下一代的、配备了更昂贵的dsp cpu的数据采集卡来完成。另一种可选方案是通过减少输入通道数来处理额外的工作。

ecp fpga中的dsp模块

在分析实际应用的结构图之前，先描述一下内嵌在latticeecp-dsp fpga中的独特灵活的dsp模块是很有帮助的。这种模块经过配置可以用于许多种dsp应用。每片ecp-dsp器件有4到10个sysdsp模块。它们可以通过多个通道实现并行的dsp处理。借助软件，每个sysdsp模块可以配置成下列的模式之一：

36x36模式

一个36x36的乘法器

18x18模式

四个乘法器

两个52位的乘法累加器

两个各含两个18x18乘法器的求和器

一个含四个18x18乘法器的求和器

9x9模式

八个乘法器

两个34位的乘法累加器

四个各含两个9x9乘法器的求和器

两个各含四个9x9乘法器的求和器

sysdsp模块提供的灵活性可以被用来实现许多种dsp任务。以下是sysdsp模块在18x18模式下的配置示意图，见图2。

这些模块可以实现250mhz速度下的所有功能，总的处理能力达一万个mmac（百万乘法累加操作）。由于待处理的数据通过硬件送到这些sysdsp模块中（与微处理器需要从它的存储器中读取数据不同），所以这些模块的性能非常接近基准期望值。这些流水线寄存器可以使dsp处理任务在最高运行速度下执行。这种sysdsp模块可以在同一个模块中实现乘法累加、求和、