作者：同济大学超大规模集成电路研究所

    摘 要 ： 本文简要介绍了amd公司am29lv160d芯片的特点，并对wishbone总线作了简单的介绍，详细说明了flash memory 与wishbone 总线的硬件接口设计及部分verilog hdl程序源代码。

    关键词 ：闪存；接口；wishbone； fpga

    引言

    随着半导体工艺技术的发展，ic设计者已能将微处理器、模拟ip核、数字ip核和存储器(或片外存储控制接口)集成在单一芯片上，即soc芯片。对片上系统(soc)数据记录需要低功耗、大容量、可快速重复擦写的存储器。常用的介质主要有：动态存储器（dram）、静态存储器（sram）和闪速存储器（flash memory-p.htm" target="_blank" title="memory货源和pdf资料">memory）。dram容量大，但需要不断刷新才能保持数据，会占用微处理器时间，同时增加了功耗；sram虽然不需要动态刷新，但价格太贵，并且断电后跟dram一样数据都无法保存。flash memory-p.htm" target="_blank" title="memory货源和pdf资料">memory是一种兼有紫外线擦除eprom和电可擦除可编程只读存储器(eeprom)两者优点的新型非易失存储器。由于它可在线进行电可擦除和编程，芯片每区可独立擦写至少1000 000次以上，因而对于需周期性地修改被存储的代码和数据表的应用场合，以及作为一种高密度的、非易失的数据存储介质flash是理想的器件选择。在我们设计的系统中，处理器是openrisc1200，所用的flash是amd与富士公司的am29lv160d芯片。利用fpga实现接口，由于openrisc1200（or1200）采用wishbone总线，所以本设计的接口具有可移植性。

    am29lv160d芯片特点

    am29lv160d是一种仅需采用3.0v电源进行读写的闪存。该器件提供了70ns、90ns、120ns读取时间，无需高速微处理器插入等待状态进行速度匹配。为了消除总线竞争，芯片引入了片选使能（ce#）,写使能（we#）和输出使能（oe#）控制端口。芯片采用分块结构，非常适用于要求高密度的代码或数据存储的低功耗系统。

    ● 甚低功耗

    工作在5mhz时, 电流典型值为：

    睡眠模式下电流为200na；

    备用模式下电流为200na；

    读数据时为9ma；

    编程/擦除模式下电流为20ma。

    ● 灵活的分块结构

    一个16kb，两个8kb，一个32kb，和31个64kb块（字节模式）；

    一个8kb，两个4 kb,一个16 kb，和31个32 kb块（字模式）；

    支持整个芯片擦除；

    复杂的块保护特性。

    ● 具有内部嵌入算法

    内部嵌入擦除算法自动预编程和擦除整个芯片或任意块的组合；

    内部嵌入算法自动将给定地址的数据写入芯片及对其校验。

    ● 与jedec标准兼容

    ● 具有硬件reset复位与ready/busy擦写查询管脚

    ● 具有擦除暂停与擦除继续功能

    wishbone总线简介

    wishbone总线规范是一种片上系统ip核互连体系结构。它定义了一种ip核之间公共的逻辑接口，减轻了系统组件集成的难度，提高了系统组件的可重用性、可靠性和可移植性，加快了产品市场化的速度。wishbone总线规范可用于软核、固核和硬核，对开发工具和目标硬件没有特殊要求，并且几乎兼容所有的综合工具，可以用多种硬件描述语言来实现。

    灵活性是wishbone总线的另一个优点。由于ip核种类多样，其间并没有一种统一的间接方式。为满足不同系统的需要，wishbone总线提供了四种不同的ip核互连方式：

    点到点（point-to-point），用于两ip核直接互连；

    数据流（data flow），用于多个串行ip核之间的数据并发传输；

    共享总线（shared bus）（见图1），多个ip核共享一条总线；

    交叉开关（crossbar switch），同时连接多个主从部件，提高系统吞吐量。

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