作者：中国海洋大学物理系 褚建平 亓夫军 王宝涛

    摘 要：本文介绍了一种基于fpga的线阵ccd数据采集系统的实现方法。该系统在altera的cyclone ep1c6q240c8上实现，使用sopc builder开发组件定制cpu软核处理器和系统所需的ip模块，cpu软核处理器作为微控制器实现逻辑控制和数据采集功能，用硬件描述语言编程实现ccd驱动电路的设计。

    关键词：ccd；数据采集；nios ii

    引言

    ccd(charge coupled devices，电荷耦合器件)具有光电转换、信息存储等功能，而且集成度高、动态范围大、线性好、信噪比高，在很多领域都得到了广泛应用。ccd有面阵和线阵之分，面阵ccd主要用于摄像、图像处理、数据存储和机器人视觉等领域；线阵ccd的应用也很广泛，像光谱分析、测径，测量微小位移等。

    本文介绍了一种在fpga片内利用sopc技术实现的线阵ccd数据采集系统，系统中的ccd选用东芝公司的tcd103d，这是2592像元的二相线阵ccd；adc选用tlc876，精度为10位，转换速率20msps。整个系统在一片fpga(ep1c6q240c8)上完成，在quartus ii软件中用硬件描述语言实现ccd的驱动电路和a/d采样控制器的设计。使用sopc builder定制了一个32位软核处理器作为微控制器，协调ccd驱动电路、a/d采样控制电路之间的工作时序，完成数据采集、存储等功能。系统分3部分：硬件电路、驱动电路和数据采集部分。

    系统硬件设计

    硬件平台结构见图1。系统中的uart和sdram controller是sopc builder内建的ip核库中的ip模块，通过avalon bus和nios ii cpu相连。sopc builder能自动产生每个模块的hdl文件，同时自动产生一些必要的仲裁逻辑来协调avalon bus上各功能模块的工作。nios ii cpu是系统的核心，协调ccd驱动电路、a/d采样控制电路之间的工作时序，完成数据采集、存储和数据传输。sdram作为数据缓存器，软件程序和配置文件存储在外扩的flash中。系统通过rs-232接口和计算机相连，接收计算机的控制命令。ccd工作时要求驱动脉冲的幅值在11v以上(典型值为12v)，因此，ccd模块包含一个电平转换电路，将fpga输出的电平转换成12v。

    驱动电路设计

    fpga具有集成度高、速度快、可靠性好及硬件电路易于编程等特点，非常适合驱动电路的设计。ccd驱动电路和a/d采样控制电路在quartus ii软件中编程实现，产生ccd和adc所需的工作时序。

    ccd驱动电路设计

    tcd103d是一种高灵敏度、低暗电流、2592像元的二相线阵ccd图像传感器。分辨率为11mm，它在4路驱动信号作用下输出os和dos信号。正常工作时先输出64个哑元信号，然后连续输出s1~s2592有效像素单元信号。s2592信号输出后，又输出28个哑元信号，以后便是空驱动。dos是补偿输出信号。4路驱动信号分别是转移信号sh、两相时钟信号φ1、φ2 和复位信号rs。sh 的周期就是器件的光积分时间。

    复位脉冲rs的产生

    rs 是使输出扩散二极管复位的复位管控制脉冲，复位一次输出一个信号，脉冲占空比为1:3，典型频率为1mhz。rs 由u1单元产生。如图2所示，单元内两个d触发器构成一个环形计数器，clk 为4mhz 的时钟脉冲,经分频输出两个1mhz、相差90°的方波脉冲和,将这两路脉冲经或非门输出，即可形成rs脉冲。除rs脉冲外，u1单元还产生fai_base脉冲和ad_clk脉冲。前者频率为0.5mhz，占空比为1:1，用于产生时钟脉冲信号。ad_clk是adc的采样时钟信号，频率为1mhz。

    时钟脉冲φ1和φ2的产生

    时钟脉冲φ1、φ2的典型频率为0.