几乎很少有设计师会考虑使用分级设计方法来开发复杂芯片的种种好处。

    从历史上看，设计师都使用一种芯片分级设计法——把芯片分成几个区或功能块——来扩展设计自动化工具的能力。使用分级设计法的优点是能实现并行的 rtl（寄存器传输级）和物理设计，因为物理设计可以在网表完成前就开始进行。分级设计还可以在一块芯片上使用多个电源区。此外，分级设计有助于对局部块进行最后一分钟的设计修改（见附文《术语表》）。然而，使用分级设计法也要付出代价，那就是项目复杂程度大为增加（多次进行布局布线）和设计结果欠佳（面积增大，定时性能下降）。虽然有这些不足，许多复杂芯片（诸如图形处理器和微处理器）的设计师通过采用一些程序和一套设计工具（它可以成功地进行一个复杂 soc的功能块重组并完成设计），开发出了一些能充分利用分级设计的优点而将其缺陷减至最少的方法。

    分级设计方法及其使用的工具必须能支持定时和区域的优化。这些工具必须把设计看成一个“完整芯片”，以保证时序收敛比单独设计每一功能块时更佳。这种设计涉及到中继器的适当布局，还涉及到互连线和单元延迟的匹配，以满足信号建立与保持和时钟偏移规定。另外，一种分级设计物理实现工具应该尽量减少或消除顶层连线通道，因为这些通道会使芯片尺寸比平面设计的面积增加 20%以上。物理实现工具还必须能以适当快的速度运行，从而能根据需要进行迭代和重新优化，以满足设计规范。

     一套能同时处理一块完整芯片的分级设计和平面设计的工具使得分级设计对于任何soc设计小组来说都是可行的。这些工具必须既能处理整个芯片的功能，如电源分配、顶层时钟分配和顶层信号中继器，又能处理在顶层下面的功能块、宏块与单元内的元件（见附文《分级设计类型》）。

    分级设计的好处

    分级设计的一个主要好处是：在处理几百万只晶体管的设计时，提升了 eda 工具的处理能力的上限。对芯片上各个功能块并行地进行设计，就能使多台计算机和多位设计师同时设计一块芯片。

    但是，分级设计的其它好处开始逐渐占据主导地位。分级设计法可以并行地进行rtl 与物理设计。并行设计能大大加快芯片的开发速度，因为你可以在设计早期发现物理设计的制约情况，而 rtl 小组就能予以纠正。在分级的情况下，有些功能块的网表一般要比另一些功能块完善得快。你可以对这些物理上完善的功能块进行平面规划，而对不太完善的功能块建模，以便更好地了解最终的芯片性能。此外，你可以比平面设计流程更早地发现设计问题，因为平面设计流程要求你等到 rtl 开发结束后才能开始。

    分级设计产生出的功能块网表较小，与大型网表相比还有一种好处：能提高eda 工具布局布线的 qor（成果质量）和可靠性，减少芯核转储（参考文献 1）。

    分级设计法可提高可控制性。设计者可以更改设计约束条件、工具参数和网表，以便通过优化工具设置并将额外的时间用在功能块与芯片的物理平面规划上，来加速设计收敛。这一控制能力在出带阶段非常重要，因为系统验证会发现设计缺陷，出带阶段经常要更改“最终”的网表。随着网表的完善，分级会产生一个芯片装配更具确定性的环境。例如，假设你要在出带前的最后时刻对某个块进行重新综合。在平面设计中这是不可能完成的任务，因为没有办法为这一功能块删除旧网表，插入新网表。在采用分级设计法时，你只要重新设计一个功能块，并保持相同的引脚位置和其它外部约束条件，就可以很方便地实现这种修改。这一方法可以使你在最后时刻对芯片的某个部分进行修改，而对设计其余部分的影响最小。

    最后，分级设计方法将一个设计分成一个个功能块也有利于设计重复利用。当你设计并验证功能块后，这些功能块可用于其它设计，因为你可以把它们看作是硬件 ip（知识产权）芯核。

    成功实现分级设计的最大障碍是功能块设计方法会阻碍跨分级设计参数传播的“地平线效应”(horizon effect)。其后果是在芯片组装时存在欠佳的块设计，或产生不可接受的设计折衷，甚至两者兼而有之。传统的设计工具不能跨越块边界进行“查看”。如果没有这种跨边界的查看，传统设计工具就不能进行整个芯片的优化，或改正那些由 qor 问题、结构问题以及流程引起的潜在问题。

    qor 问题包括：全局布线拥挤、全局或下层定时错误、由于全局连线通道而造成的面积增加、功能块分区不良，以及平面规划对功能块形状的限制等。结构问题包括功能块边界处的 drc（设计规则校验）问题、全局电源和时钟分配网络