对于AXI interconnect模块，我们采用Github上开源的AXI4总线连接器来实现，这个AXI4总线连接器将4个AXI4总线主设备连接到8个AXI4总线从设备，源代码可以在参考文献2的链接中下载。我们在这个代码的基础上进行扩展，增加到8个AXI4总线主设备连接到8个AXI4总线从设备，同时加上了跨时钟域逻辑。

为了进行对比，我们用另外一个设计，目的还是用这8个读写模块去访问8个GDDR6通道；不同的是，这次我们将8个读写模块连接到Achronix的Speedster7t FPGA器件的2D NoC上，然后通过2D NoC去访问8个GDDR6通道。

最重要的一点是AXI interconnect只支持阻塞访问（blocking），不支持非阻塞访问（non-blocking）。

阻塞访问是指发起读或者写请求以后，要等到本次读或者写操作完成以后，才能发起下一次的读或者写请求。而非阻塞访问是指可以连续发起读或者写请求，而不用等待上次的读或者写操作完成。在提高GDDR6的访问效率上面，阻塞访问会让读写效率大大下降。

如果用FPGA的可编程逻辑去实现完整的2D NoC功能，包括64个接入点、128bit位宽和400MHz的速率，大概需要850 k LE，等效于占用了Speedster7t 1500 FPGA器件56%的可编程资源。而2D NoC则可以提供 80个接入点、256bit位宽和2GHz速率，而且不占用FPGA可编程逻辑。

从性能上来看，使用AXI总线连接器的设计只能跑到157MHz，而使用NoC的设计则能跑到500MHz。如果我们看一下设计后端的布局布线图，就会有更深刻的认识。图4所示的是使用AXI总线连接器的设计后端布局布线。

集成度高、功耗低、成本低等优势，已经成为大规模集成电路系统设计的主流方向，解决了通信、图像、计算、消费电子等领域的众多挑战性的难题。 片上系统SoC的应用需求越来越丰富，SoC需要集成越来越多的不同应用的IP（Intellectual Property）。片上多核系统MPSoC（MultiProcessor-System-on-Chip）也已经成为必然的发展趋势。

随着SoC的高度集成以及MPSoC的高速发展，对片上通信提出了更高的要求。片上网络技术(Network-on-Chip，NoC）在这个时候也得到了极大的应用，它本质上就是提供一种解决芯片内不同IP或者不同核心之间数据传输的片上通信方案。

片上网络技术从发明至今已有20多年的历史，在SoC中已经有了广泛的应用。针对片上网络高带宽、低延迟的特性，主流FPGA公司也开始考虑将NoC用于高端FPGA中来解决数据传输的高带宽需求。Achronix的新一代7nm工艺的Speedster 7t便是最早集成了NoC的高端FPGA之一。

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