325323-10-0什么是最小项?

什么是无关项?

使用卡诺图化简逻辑函数的依据是什么?

硬件描述语言类似于高级程序设计语言(如C语言等),它是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示更复杂的数字逻辑系统所完成的逻辑功能(即行为).人们还可以用HDL编写设计说明文档,这种文档易于存储和修改,适用于不同的设计人员之间进行技术交流,还能被计算机识别和处理,计算机对HDL的处理包括两个方面:逻辑仿真和逻辑综合.

逻辑仿真是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测,仿真器对HDL描述进行解释,以文本形式或时序波形图形式给出电路的输出.在电路被实现之前,设计人员根据仿真结果可以初步判断电路的逻辑功能是否正确。在仿真期间,如果发现设计中存在的错误,可以对HDL描述进行修改,直至满足设计要求为止.

逻辑综合是指HDL描述=的数字逻辑电路模型中导出电路基本元件列表

以及元件之间的连接关系(常称为门级网表)的过程.它类似于高级程序设计语言中对一个程序进行编译,得到目标代码的过程.所不同的是,逻辑综合不会产生目标代码,而是目标代码,而是产生门级元件及其连接关系的数据库,根据这个数据库可以制作出集成电路或印刷电路板.

硬件描述语言早期较为流行的是ABEL③,本书第四版曾使用过这种语言对数字电路及系统进行设计与仿真。目前,在工业界、高等学校和研究单位广泛使用的有两种硬件描述语言:V①HDL和Ⅴerilog。VHDL是在20世纪80年代中期由美国国防部支持开发出来的,约在同一时期,由Gateway Design Auto-mation②公司开发出Verilog。两种HDL均为IEEE标准。

由于这两种语言的功能都很强大,在一般的应用设计中,设计者使用任何一种语言都可以完成自己的任务,但Vern。g的句法根源出自通用的C语言,较ⅤHDL易学易用。所以本书以Verilog为例,介绍数字电路系统计算机辅助设计的一般概念。

Verilog的基本语法规则

为了对数字电路进行描述(常称为建模),Verilog规定了一套完整的语法结构,本节介绍Verilog的基本语法规则。

间隔符,Verilog的间隔符包括空格符(\b)、Tab键(\t)、换行符(\n)及换页符。如果间隔符并非出现在字符串中,则该间隔符被忽略。所以编写程序时,可以跨越多行书写,也可以在一行内书写。

间隔符起分隔文本的作用,在必要的地方插入适当的空格或换行符,可以使文本错落有致,便于阅读与修改。

注释符,Verilog支持两种形式的注释符:/*---*/和//。其中,/*-…*/为多行注释符,用于写多行注释;//为单行注释符,以双斜线//开始到行尾结束为注释文字。注释只是为了改善程序的可读性,在编译时不起作用。

简称Verilog。

系Printed Circuit Board的缩写。

系Advanced Bolean Equation Language的缩写。