PNA4S83F 单倍数据传输率静态随机存取存储器
发布时间:2020/1/16 12:44:49 访问次数:1569
PNA4S83FSSRAM的基本结构,读操作时,控制信号和地址输人在CP的上升沿被取样,当丛发使能控制ADy和片选CE为低电平时,地址线上的地址被锁存到地址寄存器中,高电平的WE也被寄存到读写控制逻辑电路中。此时,读写控制逻辑电路使数据选择器选择地址寄存器中的地址进行译码,在下一个CP有效沿到来前,存储阵列中的数据被送到数据线f/o上输出。操作过程如图7.2.5(a)所示。
写操作与读操作类似,只是被取样的WE为低电平。而输人的数据在接下来的CP上升沿锁存到输人寄存器中,同时地址寄存器中的地址又传至写地址寄存器中。此时,读写控制逻辑电路使数据选择器选择写地址寄存器中的地址进行译码,在输入驱动电路的作用下,将输人寄存器中的数据写人存储阵列。写操作时,读写控制逻辑电路将自动屏蔽输出使能信号oE,使三态输出缓冲器呈现高阻态。操作过程如图7.2.5(a)所示。
丛发模式读写操作是sSRAM中特有的①。当丛发使能控制且D/为低电平时,A1A。可直接穿过丛发控制逻辑电路,按外部给定的地址进行读/写,此时就是上述的一般读写操作。但当丛发使能控制ADy为高电平时,地址寄存器不接收外部新地址而保持上一个时钟周期输人的地址,在CP下一个上升沿到不仅SSRAM中有丛发模式,而且sDRAM中也有该模式,随视存取存储器减少外部地址总线的占用时间,提高读写效率。读/写时,每4个字一组,外部只需提供首地址,其余3个地址由ssRAM内部丛发计数器产生。如果超过4个时钟周期仍保持丛发模式(不读人新的外部地址),则按丛发计数器循环产生的地址进行读/写操作。丛发模式的读写操作过程如图7.2.5(b)所示。
在由sSRAM构成的计算机系统中,由于在时钟有效沿到来时,地址、数据、控制等信号被锁存到ssRAM内部的寄存器中,因此读写过程的延时等待均在时钟作用下由sSRAM内部控制完成。此时,系统中的微处理器在读写sSRAM的同时,可以处理其他任务,从而提高了整个系统的工作速度。另外,由于sSRAM采用与时钟同步的方式工作,因此可以将读写过程的各种延时进行优化设计,且限制在芯片内部,使得sSRAM的读写速度高于SRAM。
sSRAM的这种同步工作方式也使其应用更简便。用户使用时,所有的输人信号只要围绕时钟的有效沿进行设计即可。因此,目前ssRAM已广泛应用于各种同步工作的数字系统中,特别是与处理器一同工作的系统,例如个人电脑中的超高速缓冲存储器(Cache)。
其他SSRAM,随着计算机技术及相关行业(例如互联网)的快速发展,对存储器提出了更高的要求。高速、高密度、低功耗早已成为RAM发展的永恒主题。在ss-RAM之后,各大RAM厂商又先后开发出双倍数据传输率静态随机存取存储器(DDR①SRAM)和四倍数据传输率静态随机存取存储器(QDR②SRAM)。
上述sSRAM只在时钟的上升沿传输数据,并且共用读/写数据总线,读和写只能分时进行。这种sSRAM也称为单倍数据传输率静态随机存取存储器(SDR③SRAM)。DDR SRAM是在ssRAM基础上经过改进,在每个时钟周期的上升沿和下降沿各传输一次数据,这样数据传输效率提高了一倍,但是读写仍不能同时进行。
QDR SRAM进一步改进了结构,为读和写操作分别提供独立的接口,不但在每个时钟周期的上升沿和下降沿共传输两次数据,而且每次读写能够同时进行,避免了数据总线的争抢,使数据传输效率相对于ssRAM提高了两倍。对DDR和QDR某些性能进行改善后的产品称为DDR Ⅱ和QDR Ⅱ SRAM。
目前,采用0.09 um工艺技术生产的SRAM最高容量已达72 Mbit,最高时钟工作频率达到333 MHz。
表7.2.2所示为几种SRAM产品的几个主要指标。
系Double Data Rate的缩写。
系Quad Data Rate的缩写.
系Singlc Data Rate的缩写。
深圳市唯有度科技有限公司http://wydkj.51dzw.com/
PNA4S83FSSRAM的基本结构,读操作时,控制信号和地址输人在CP的上升沿被取样,当丛发使能控制ADy和片选CE为低电平时,地址线上的地址被锁存到地址寄存器中,高电平的WE也被寄存到读写控制逻辑电路中。此时,读写控制逻辑电路使数据选择器选择地址寄存器中的地址进行译码,在下一个CP有效沿到来前,存储阵列中的数据被送到数据线f/o上输出。操作过程如图7.2.5(a)所示。
写操作与读操作类似,只是被取样的WE为低电平。而输人的数据在接下来的CP上升沿锁存到输人寄存器中,同时地址寄存器中的地址又传至写地址寄存器中。此时,读写控制逻辑电路使数据选择器选择写地址寄存器中的地址进行译码,在输入驱动电路的作用下,将输人寄存器中的数据写人存储阵列。写操作时,读写控制逻辑电路将自动屏蔽输出使能信号oE,使三态输出缓冲器呈现高阻态。操作过程如图7.2.5(a)所示。
丛发模式读写操作是sSRAM中特有的①。当丛发使能控制且D/为低电平时,A1A。可直接穿过丛发控制逻辑电路,按外部给定的地址进行读/写,此时就是上述的一般读写操作。但当丛发使能控制ADy为高电平时,地址寄存器不接收外部新地址而保持上一个时钟周期输人的地址,在CP下一个上升沿到不仅SSRAM中有丛发模式,而且sDRAM中也有该模式,随视存取存储器减少外部地址总线的占用时间,提高读写效率。读/写时,每4个字一组,外部只需提供首地址,其余3个地址由ssRAM内部丛发计数器产生。如果超过4个时钟周期仍保持丛发模式(不读人新的外部地址),则按丛发计数器循环产生的地址进行读/写操作。丛发模式的读写操作过程如图7.2.5(b)所示。
在由sSRAM构成的计算机系统中,由于在时钟有效沿到来时,地址、数据、控制等信号被锁存到ssRAM内部的寄存器中,因此读写过程的延时等待均在时钟作用下由sSRAM内部控制完成。此时,系统中的微处理器在读写sSRAM的同时,可以处理其他任务,从而提高了整个系统的工作速度。另外,由于sSRAM采用与时钟同步的方式工作,因此可以将读写过程的各种延时进行优化设计,且限制在芯片内部,使得sSRAM的读写速度高于SRAM。
sSRAM的这种同步工作方式也使其应用更简便。用户使用时,所有的输人信号只要围绕时钟的有效沿进行设计即可。因此,目前ssRAM已广泛应用于各种同步工作的数字系统中,特别是与处理器一同工作的系统,例如个人电脑中的超高速缓冲存储器(Cache)。
其他SSRAM,随着计算机技术及相关行业(例如互联网)的快速发展,对存储器提出了更高的要求。高速、高密度、低功耗早已成为RAM发展的永恒主题。在ss-RAM之后,各大RAM厂商又先后开发出双倍数据传输率静态随机存取存储器(DDR①SRAM)和四倍数据传输率静态随机存取存储器(QDR②SRAM)。
上述sSRAM只在时钟的上升沿传输数据,并且共用读/写数据总线,读和写只能分时进行。这种sSRAM也称为单倍数据传输率静态随机存取存储器(SDR③SRAM)。DDR SRAM是在ssRAM基础上经过改进,在每个时钟周期的上升沿和下降沿各传输一次数据,这样数据传输效率提高了一倍,但是读写仍不能同时进行。
QDR SRAM进一步改进了结构,为读和写操作分别提供独立的接口,不但在每个时钟周期的上升沿和下降沿共传输两次数据,而且每次读写能够同时进行,避免了数据总线的争抢,使数据传输效率相对于ssRAM提高了两倍。对DDR和QDR某些性能进行改善后的产品称为DDR Ⅱ和QDR Ⅱ SRAM。
目前,采用0.09 um工艺技术生产的SRAM最高容量已达72 Mbit,最高时钟工作频率达到333 MHz。
表7.2.2所示为几种SRAM产品的几个主要指标。
系Double Data Rate的缩写。
系Quad Data Rate的缩写.
系Singlc Data Rate的缩写。
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