(1)半加器逻辑功能检验

   由图3-44显示的波形可见，AD9889BBCPZ-165在不同时间范围内，4个信号的电平值如表3-14所示。

表3-14半加器电路逻辑功能模拟结果

   由表3-14可见，输出信号CARRY（进位）、SUM（和）与两个输入信号A、B之间的关系满足半加器真值表要求。表中“升至”、“降为”表示电路有一定的延迟时间。

   (2)延迟特性分析

   由图3-44可见，当输入信号变化时，要经过一段延迟时间，输出才发生变化。采用Probe窗口中的“标尺”( Cursor)（见5.3.4节），可以测得这些延迟时间的大小。例如，若用标尺1指向SUM

的第一个上升边，将标尺2指向信号A的第一个上升边（t= 50ns处），则这两个标尺对应的时间刻度差值36.79ns即为SUM输出信号的上升延迟，如图3-44中标尺数据所示。同样可测得，当，=150ns，输入信号A从低电平升至高电平时，SUM信号经过26.41ns的延迟才变为低电平，而CARRY信号只经过17.92ns的延迟即升为高电平。对照图3-42可见，输入信号只经过一个编号为UIC的7408与门就到达输出端CARRY，而输入信号要经过三个门才到达输出端SUM，因此SUM信号的延迟时间要大于CARRY信号的延迟时间。